CN104937568A

CN104937568A - 用于多页尺寸转换后备缓冲器(tlb)的装置和方法

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Publication number: CN104937568A
Application number: CN201380062247.XA
Authority: CN
Inventors: S·赖金; O·哈玛玛; R·S·查普尔; C·B·拉斯特; H·S·鲁; L·A·翁; G·希尔德什姆
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2012-12-28
Filing date: 2013-06-20
Publication date: 2015-09-23
Anticipated expiration: 2033-06-20
Also published as: KR101787851B1; US20140189192A1; WO2014105151A1; KR20160016737A; CN104937568B

Abstract

一种用于实现多页尺寸转换后备缓冲器(TLB)的装置和方法。例如，根据一个实施例的方法包括：从线性地址读取第一组位和第二组位；确定该线性地址是与大页尺寸还是小页尺寸相关联；如果该线性地址与第一页尺寸相关联则使用该第一组位标识第一高速缓存集合并且如果该线性地址与第二页尺寸相关联则使用该第二组位标识第二高速缓存集合；以及如果该线性地址与第一页尺寸相关联则标识第一高速缓存通道并且如果该线性地址与第二页尺寸相关联则标识第二高速缓存通道。

Description

用于多页尺寸转换后备缓冲器(TLB)的装置和方法

背景

发明领域

本发明总体上涉及计算机处理器的领域。更确切地，本发明涉及用于多页尺寸TLB的装置和方法。

相关技术描述

存储器寻址方案经常使用被称为分页(paging)的技术来实现虚拟存储器。当使用分页时，虚拟地址空间(即，或者由处理器的执行单元或者由执行单元结合处理器的分段单元生成的地址空间)被划分为固定尺寸的被称为页的块，每个块可被映射到在系统上可用的物理地址中的任何物理地址(即，与硬件存储器位置相对应的地址)。在典型的计算机系统中，存储器管理单元根据分页算法确定并维护用于使用一个或多个页表的从虚拟到物理地址的当前映射。

在从处理器的执行单元接收到虚拟地址(有时还被称为线性地址(LA))时，典型的存储器管理单元初始地使用页表将LA转换为其相应的物理地址。由于页表通常存储在主存储器中，访问页表是非常耗时的。为了加快分页转换，某些计算机系统在转换后备缓冲器或TLB(通常位于处理器上的更快的存储器)中存储最近使用的转换。在生成要求转换的LA时，存储器管理单元在访问页表之前首先在TLB中搜索该转换。如果该转换存储在TLB中，认为TLB“命中(hit)”已经发生并且TLB提供该转换。然而，如果该转换未存储在TLB中，认为TLB“未命中(miss)”已经发生并且页表走查器(walker)被调用来访问页表并提供该转换。

传统的TLB高速缓存具有用于每种页尺寸(PS)的单独阵列。对于英特尔架构(IA)，所支持的页尺寸为4KB、2MB/4MB和1GB，每个页尺寸具有一个或多个专用TLB阵列。因为每个页尺寸具有不同数量的转换和未转换LA位，设置位和标记位的形成在不同页尺寸之间是不同的。例如，如图8所示，16集合(16-set)4K TLB阵列的设置位801将是LA[15:12]，标记位802将是LA[::16]，并且偏移位800将是LA[11:0]。相比之下，针对16集合2M TLB阵列，设置位811将是LA[24:21]，标记位812将是LA[::25]，并且偏移位810将是LA[20:0](将在逻辑上要求更大的偏移810以寻址更大的页尺寸。)。

以上描述显示出为什么实现每页尺寸单独阵列是自然的以及为什么统一TLB阵列是重要的。统一阵列的另一个问题是如何标识在每个条目中高速缓存了哪个页尺寸。

与平均TLB利用率相比，单独阵列配置的主要问题是浪费面积和功率。例如，在许多工作负荷中，被执行的应用使用许多4K页并且很少或没有应用使用2M页。在这种场景下，4K阵列可能是满的并且尺寸不足，而2M阵列几乎或完全是空的。

附图简要描述

可从以下详细描述结合以下附图获得本发明的更好的理解，在附图中：

图1A是框图，示出根据本发明的各实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图2是根据本发明的各实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；

图3示出根据本发明的一个实施例的系统的框图；

图4示出根据本发明的一个实施例的第二系统的框图；

图5示出根据本发明的一个实施例的第三系统的框图；

图6示出根据本发明的实施例的片上系统(SoC)的框图；

图7示出框图，该框图根据本发明的各实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令；

图8示出在本发明的一个实施例中使用的用于线性地址的不同尺寸；

图9示出根据本发明的一个实施例的系统架构；

图10A-B示出在本发明的一个实施例中采用的标记阵列、数据阵列和相关联的逻辑；以及

图11示出根据本发明的一个实施例的方法。

详细描述

在以下描述中，为了解释的目的，列出了许多特定细节以便提供以下描述的本发明的各实施例的透彻理解。然而，本领域普通技术人员将认识到本发明的各实施例可在没有这些特定细节中的一些的情况下实践。在其他情况下，以框图的形式示出公知的结构和设备，以便避免混淆本发明的各实施例的基础原理。

示例性处理器架构和数据类型

图1A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配级108、重命名级110、调度(也称为分派或发布)级112、寄存器读取/存储器读取级114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。

图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190，且执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元130包括耦合到指令高速缓存单元134的分支预测单元132，该指令高速缓存单元134耦合到指令转换后备缓冲器(TLB)136，该指令转换后备缓冲器136耦合到指令取出单元138，指令取出单元138耦合到解码单元140。解码单元140(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。一个实施例中，核190包括(例如，在解码单元140中或以其它方式在前端单元130内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元140耦合到执行引擎单元150中的重命名/分配单元152。

执行引擎单元150包括重命名/分配器单元152，该重命名/分配器单元152耦合至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的不同调度器，包括预留站、中央指令窗等。这些调度器单元156耦合到物理寄存器组单元158。每个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158与引退单元154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元154和物理寄存器组单元158耦合到执行群集160。执行群集160包括一个或多个执行单元162的集合和一个或多个存储器访问单元164的集合。执行单元162可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元156、物理寄存器组单元158和执行群集160被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元164的集合耦合到存储器单元170，该存储器单元170包括耦合到数据高速缓存单元174的数据TLB单元172，其中数据高速缓存单元174耦合到二级(L2)高速缓存单元176。在一个示例性实施例中，存储器访问单元164可以包括加载单元、存储地址单元和存储数据单元，这些单元中的每一个单元耦合到存储器单元170中的数据TLB单元172。指令高速缓存单元134还耦合到存储器单元170中的二级(L2)高速缓存单元176。L2高速缓存单元176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线100：1)指令取出138执行取出和长度解码级102和104；2)解码单元140执行解码级106；3)重命名/分配器单元152执行分配级108和重命名级110；4)调度器单元156执行调度级112；5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114；执行群集160执行执行级116；6)存储器单元170和物理寄存器组单元158执行写回/存储器写入级118；7)各单元可牵涉到异常处理级122；以及8)引退单元154和物理寄存器组单元158执行提交级124。

核190可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核190包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的通用向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元134/174以及共享L2高速缓存单元176，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

图2是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器200的框图。图2中的实线框示出具有单个核202A、系统代理200、一个或多个总线控制器单元210的集合的处理器200，而虚线框的可选附加示出具有多个核202A-N、系统代理单元210中的一个或多个集成存储器控制器单元214的集合以及专用逻辑208的替代处理器200。

因此，处理器200的不同实现可包括：1)CPU，其中专用逻辑208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核202A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核202A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核202A-N是多个通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器200实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元206的集合、以及耦合至集成存储器控制器单元214的集合的外部存储器(未示出)。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元206和核202A-N之间的一致性(coherency)。

在一些实施例中，核202A-N中的一个或多个核能够多线程化。系统代理210包括协调和操作核202A-N的那些组件。系统代理单元210可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核202A-N和集成图形逻辑208的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核202A-N在架构指令集方面可以是同构的或异构的；即，这些核202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。在一个实施例中，核202A-N是异构的并且包括以下描述的“小”核和“大”核。

图3至图6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其他执行逻辑的多个系统和电子设备一般都是合适的。

现在参见图3，所示为根据本发明的一个实施例的系统300的框图。系统300可以包括一个或多个处理器310、315，这些处理器耦合到控制器中枢320。在一个实施例中，控制器中枢320包括图形存储器控制器中枢(GMCH)390和输入/输出中枢(IOH)350(其可以在分开的芯片上)；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合到该存储器和图形控制器；IOH 350将输入/输出(I/O)设备360耦合到GMCH390。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器340和协处理器345直接耦合到处理器310以及控制器中枢320，控制器中枢320与IOH 350处于单个芯片中。

附加处理器315的任选性质用虚线表示在图3中。每一处理器310、315可包括本文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。

存储器340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接395与处理器310、315进行通信。

在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢320可以包括集成图形加速器。

在物理资源310、315之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器310将这些协处理器指令识别为应当由附连的协处理器345执行的类型。因此，处理器310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器345。协处理器345接受并执行所接收的协处理器指令。

现在参考图4，所示为根据本发明的一实施例的更具体的第一示例性系统400的框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315，而协处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处理器345。

处理器470和480被示为分别包括集成存储器控制器(IMC)单元472和482。处理器470还包括作为其总线控制器单元的一部分的点对点(P-P)接口476和478；类似地，第二处理器480包括点对点接口486和488。处理器470、480可以使用点对点(P-P)电路478、488经由P-P接口450来交换信息。如图4所示，IMC 472和482将各处理器耦合至相应的存储器，即存储器432和存储器434，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器470、480可各自经由使用点对点接口电路476、494、486、498的各个P-P接口452、454与芯片组498交换信息。芯片组490可以可选地经由高性能接口439与协处理器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组490可经由接口496耦合至第一总线416。在一个实施例中，第一总线416可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其他第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图4所示，各种I/O设备414可以连同总线桥418耦合到第一总线416，总线桥418将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器415耦合到第一总线416。在一个实施例中，第二总线420可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线420，在一个实施例中这些设备包括例如键盘/鼠标422、通信设备427以及诸如可包括指令/代码和数据430的盘驱动器或其他大容量存储设备的存储单元428。此外，音频I/O 424可以被耦合至第二总线420。注意，其他架构是可能的。例如，代替图4的点对点架构，系统可以实现多分支总线或其他这类架构。

现在参考图5，所示为根据本发明的各实施例的更具体的第二示例性系统500的框图。图4和图5中的相同部件用相同附图标记表示，并从图5中省去了图4中的某些方面，以避免使图5的其他方面变得模糊。

图5示出处理器470、480可分别包括集成存储器和I/O控制逻辑(“CL”)472和482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5不仅示出存储器432、434耦合至CL 472、482，而且还示出I/O设备514也耦合至控制逻辑472、482。传统I/O设备515被耦合至芯片组490。

现在参考图6，所示为根据本发明的一实施例的SoC 600的框图。在图2中相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互连单元602被耦合至：应用处理器610，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元206；系统代理单元210；总线控制器单元216；集成存储器控制器单元214；一组或一个或多个协处理器620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元630；直接存储器存取(DMA)单元632；以及用于耦合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图4中示出的代码430)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图7是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7示出可以使用x86编译器704来编译利用高级语言702的程序，以生成可以由具有至少一个x86指令集核的处理器706原生执行的x86二进制代码706。具有至少一个x86指令集核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其他程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器704表示用于生成x86二进制代码706(例如，目标代码)的编译器，该二进制代码706可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器716上执行。类似地，图7示出可以使用替代的指令集编译器708来编译利用高级语言702的程序，以生成可以由不具有至少一个x86指令集核的处理器714(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码710。指令转换器712被用来将x86二进制代码706转换成可以由不具有x86指令集核的处理器714原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码706的软件、固件、硬件或其组合。

用于多页尺寸TLB的装置和方法

以下陈述的本发明的各实施例提供用于与多于一个页尺寸共享同一TLB阵列的高效装置和方法，从而使得任何TLB条目可包含任何页尺寸。尽管以下描述集中在为一个分派端口流水线使用两个特定的页尺寸，4K(小页尺寸)和2M(大页尺寸)，可使用任何数量的页尺寸实现本发明的基础原理。例如，本发明的基础原理可与不同页尺寸的任何组合一起使用。还可使用多于一个分派端口流水线实现这些实施例。

图9示出示例性处理器或核910，该处理器或核包括用执行指令的执行单元904、用于访问主存储器910(例如，随机存取存储器)的存储器管理单元(MMU)920以及用于存储数据和地址以供执行单元904和MMU 920使用的寄存器组901。这些处理器组件所执行的基本功能由本领域普通技术人员很好地理解并且将不在此详细描述以便避免混淆本发明的基础原理。

MMU 920可包括用于高速缓存虚拟到物理地址转换的转换后备缓冲器(TLB)922，以及用于响应于TLB未命中(即，当所需要的地址转换未存储在TLB 922中时)从存储器910中的页表912访问地址转换的页未命中处理器921。例如，在一个实施例中，PMH 921实现用于在TLB未命中时访问页表的页走查操作。PMH 921可执行有限状态机(FSM)以便访问页表912以及检查所访问的页的权限和属性。

如所示，TLB 922的一个实施例包括标记阵列925、选择逻辑926和数据阵列927，用于实现在此描述的技术以便为多个页尺寸存储转换。在一个实施例中，标记阵列925具有用于不同页尺寸中的每个页尺寸的读/内容可寻址存储器(CAM)。这样，每个读端口从线性地址(LA)的不同部分取出其设置位。

例如，返回参照图8，一个读端口可从LA[15:12]读取设置位而另一个读端口可从LA[24:21]读取设置位。因此，“小页读端口”(例如，针对4K页)将LA[12]作为设置位的LSB而“大页读端口”(例如，针对2M页)将LA[21]作为设置位的LSB。此外，每一个读端口可读取不同的标记位，从而使得这些标记位全部是比设置位高的LA位。针对小页读端口，标记位是LA[::16]，并且针对2M读端口，标记位是LA[::25]。注意，大页CAM端口具有比小页CAM端口更少量的标记位。

在一个实施例中，标记阵列925中的每个条目包括被称为“大页”的新位以便在大页和小页之间进行区分。当该条目有效时，该位指示该条目是保持着大页转换(例如，大页位＝1)还是小页转换(例如，大页位＝0)。当存在来自阵列的读/比较时，每个端口使用“大页”位来对命中结果赋予资格(qualify)。针对大读端口，仅当“大页”＝＝1时命中才是真。针对小读端口，仅当“大页”＝＝0时命中才是真。

在一个实施例中，使用在图10A中示出的装置实现以上技术，该图示出标记阵列925、数据阵列927以及耦合在这两个阵列之间的包括OR门1001和复用器1002的选择逻辑926的各部分。确切地，标记阵列925对小页CAM端口执行小设置位的读/比较并且对大页CAM端口执行大设置位的读/比较。如果使用小或大设置位发生“命中”，使用“大页”位来为命中赋予资格。如果使用大设置位检测到大页命中并且大页位被设置为1，则生成非零n位大命中向量信号并且将其应用于OR门1001。大命中向量信号(指示大页命中)的n位中的任何位中的任何非零值导致从OR门1001输出的的大命中值1，OR门1001控制复用器1002在小设置位和大设置位之间进行选择。所选择的大或小设置应用于数据阵列927(即，以便选择数据阵列的高速缓存集合中的一个集合)。因此，从OR门1001输出的大命中值1致使复用器1002选择大设置位而从OR门1001输出的大命中值0致使复用器1002选择小设置位。在每一种情况中，设置位用于择选TLB数据阵列927中的特定高速缓存集合。在替代实现方式中，小命中向量可应用于OR门，诸如1001，而用作选择信号的输出应用于复用器1002(即，以便对于非零值选择小设置位)。

因此，标记阵列925如同在常规TLB中一样，仅要求一个写端口。该写端口根据被写入TLB的页尺寸选择小或大设置位。同样，根据正在被写的页的尺寸写“大页”位值。

在一个实施例中，数据阵列927具有一个读端口用于节省功率和面积，以及使得数据阵列与任何常规的TLB数据阵列完全相同。为此，需要为数据阵列读仲裁(arbitrate)标记命中向量(用作通道选择信号，如下所描述的)和设置位。在一个实施例中，仲裁策略按如下实现。如果大读端口中存在命中，大设置位用于读数据阵列并且使用大读端口命中向量。否则，使用小设置位和小读端口命中向量。

总体上在图10B中示出了这种情况，该图示出包括复用器1005-1006和OR门1001的选择逻辑926的一个实施例的附加细节。来自标记阵列925的小命中向量和大命中向量被应用为对于复用器1006的输入，其中复用器1006响应于从OR门1001输出的大命中信号而被控制。因此，如果存在大页命中，大命中输出将是1并且将致使复用器1006选择大命中向量；如果存在小页命中，从OR门1001输出的大命中将是0并且将致使复用器1006选择小命中向量。

在一个实施例中，n位小/大命中向量标识有待从数据阵列927读取的高速缓存通道(cache way)。例如，如果数据阵列927被实现为4通道(4－way)高速缓存，通道选择命中向量可包括4位信号，其中，每个位标识数据阵列927的不同通道(例如，通道1＝0010，通道0＝0001等等)。因此，大/小命中向量被应用于复用器1004以便选择与经由大/小设置位选择的高速缓存集合相关联的数据阵列927的通道之一。

另一个复用器1005用于基于来自OR门1001的大命中信号选择物理地址(PA)位[20:12]。如果存在大页命中，这些位取自线性地址位LA[20:12](与位[11:0]相同)。如果存在小页命中，这些位取自数据阵列(与位[::21]相同)。

以上配置允许将TLB内的任何条目用于任何所需页尺寸。这样，根据应用的需要填充TLB。因为存在一个阵列而不是两个或更多个，存在大幅的面积和功率节省。成本相对较小：标记阵列中的额外读/CAM端口和每个条目一个位以用于指示当前正在高速缓存的页尺寸。另一个成本是数据阵列读的延迟，或者可替代地，还向数据阵列添加读端口。新复用器的成本是可忽略的。

在替代实施例中，可通过以与以上针对标记阵列描述的方式相同的方式向数据阵列添加读端口来与标记阵列一起读取数据阵列。这样，为每个页尺寸提供其自身的读端口。这些端口之间的仲裁被延后并仅在命中向量上或者在小和大通道选择复用器之后完成。在这种配置中，面积和功率较高但是仍比使用单独的阵列更低。

此外，阵列可被分割从而使得这些集合中的一些集合是统一的，同时这些集合中的一些集合专用于仅一个页尺寸。例如，这些集合中的一半可由小页和大页共享，而这些集合中的另一半可专用于仅小页。这样，对于非统一集合，额外读端口的成本得到节省。

可替代地或附加地，阵列可被分割从而使得这些通道中的一些通道是统一的，同时这些通道中的一些通道专用于仅一个页尺寸。例如，这些通道中的一半可由小页和大页共享，而这些通道中的另一半可专用于仅小页。这样，对于非统一通道，额外读端口的成本得到节省。

图11中示出根据本发明的一个实施例的方法。在1110，从阵列(例如，诸如以上讨论的TLB)读取大和小设置条目。在1101，生成大页命中向量和小页命中向量。在1102，确定是存在大页命中还是小页命中(例如，基于来自1101的命中向量)。如果大页命中，则在1103，大设置位用于从高速缓存数据阵列选择集合，并且在1105，大页命中向量用于从数据阵列选择通道。如果在1102确定小页命中，则在1104，小设置位用于从高速缓存数据阵列选择集合，并且在1106，小页命中向量用于从数据阵列选择通道。在每一种情况下，在1107，某些经转换的或者未经转换的位可在结果中使用，取决于是存在大命中还是小命中。例如，如以上所描述的，在一个实施例中，未经转换的位LA[20:12]可用于大命中并且从数据阵列927读取的经转换的位PA[20:12]可用于小命中。在1108，在所选择的设置和通道从高速缓存数据读取物理地址转换。

尽管以上描述的本发明的各实施例经由大命中向量控制选择(见图10A-B)，可使用小命中向量信号应用相同的原理。例如，小命中向量可应用于OR门以便响应于小页命中生成小命中信号(如以上针对大命中信号所描述的)。该小命中信号可随后用于控制复用器1002、1005和1006，如以上针对大命中信号所描述的那样。此外，尽管以上在特定数量的高速缓存集合和通道的上下文中描述了本发明的各实施例，本发明的基本原理不限于任何具体的高速缓存配置。最终，尽管在TLB的上下文中进行了描述，可使用任何类型的高速缓存实现本发明的基本原理。

本发明的各实施例可包括已经在以上描述的各种步骤。这些步骤可体现在可用于致使通用或专用处理器执行这些步骤的机器可执行指令中。可替代地，可由包含用于执行这些步骤的硬件逻辑的特定硬件组件或由编程计算机组件和定制硬件组件的任何组合来执行这些步骤。

如在此所描述的，指令可指硬件的特定配置(诸如被配置成用于执行特定操作或具有预定功能的专用集成电路(ASIC))或存储在体现在非瞬态计算机可读介质中的存储器内的软件指令。因此，可使用在一个或多个电子设备(例如，终端站、网络元件等等)上存储并执行的代码和数据实现在图示中示出的技术。这种电子设备使用计算机机器可读介质(诸如非瞬态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和瞬态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号---诸如载波、红外信号、数字信号等等))存储并通信(通过网络内部地和/或使用其他电子设备)代码和数据。此外，这种电子设备通常包括耦合到一个或多个其他组件(诸如一个或多个存储设备(非瞬态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接)的一个或多个处理器的集合。该处理器集合和其他组件的耦合通常通过一个或多个总线或网桥(也称为总线控制器)。携带网络流量的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备通常存储用于在该电子设备的该一个或多个处理器的集合上执行的代码和/或数据。当然，可使用软件、固件和/或硬件的不同组合实现本发明的实施例的一个或多个部分。贯穿本详细描述，为了解释的目的，列出了许多特定细节以便提供本发明的透彻理解。然而，对本领域普通技术人员将明显的是可在没有这些特定细节中的一些细节的情况下实践本发明。在某些情况下，未专门详细地描述公知的结构和功能以便避免模糊本发明的主题。相应地，应当仅在以下权利要求书的意义上判定本发明的范围和精神。

Claims

1.一种方法，包括：

从线性地址读取第一组位和第二组位；

确定所述线性地址是与大页尺寸还是小页尺寸相关联；

如果所述线性地址与第一页尺寸相关联则使用所述第一组位标识第一高速缓存集合，并且如果所述线性地址与第二页尺寸相关联则使用所述第二组位标识第二高速缓存集合；以及

如果所述线性地址与第一页尺寸相关联则标识第一高速缓存通道，并且如果所述线性地址与第二页尺寸相关联则标识第二高速缓存通道。

2.如权利要求1所述的方法，其中，所述集合和通道标识转换后备缓冲器(TLB)中的条目。

3.如权利要求2所述的方法，其中，确定包括使用所述第一或第二组位标识所述TLB中的条目以及从所述TLB条目读取指示所述线性地址是与大页还是小页相关联的位。

4.如权利要求1所述的方法，进一步包括：

在没有标识到任何TLB条目时确定已经发生TLB未命中；以及

从存储器内的页表读取用于所述线性地址的物理地址转换。

5.如权利要求4所述的方法，进一步包括：

将所述物理地址转换存储在所述TLB中；以及

将所述TLB条目内的位设置为指示与所述线性地址相关联的页是小页尺寸还是大页尺寸。

6.如权利要求5所述的方法，进一步包括：

如果与所述线性地址相关联的页是大页尺寸则使用所述第一组位在第一高速缓存集合内定位所述转换，或者如果与所述线性地址相关联的页是小页尺寸则使用所述第二组位在第二高速缓存集合内定位所述转换。

7.如权利要求1所述的方法，其中，所述第一高速缓存集合和所述第二高速缓存集合是同一集合。

8.如权利要求1所述的方法，其中，所述第一高速缓存通道和所述第二高速缓存通道是同一通道。

9.一种处理器，包括：

第一逻辑，用于从线性地址读取第一组位和第二组位；

第二逻辑，用于确定所述线性地址是与大页尺寸还是小页尺寸相关联；

第三逻辑，用于如果所述线性地址与第一页尺寸相关联则使用所述第一组位标识第一高速缓存集合，并且如果所述线性地址与第二页尺寸相关联则使用所述第二组位标识第二高速缓存集合；以及

第四逻辑，用于如果所述线性地址与第一页尺寸相关联则标识第一高速缓存通道，并且如果所述线性地址与第二页尺寸相关联则标识第二高速缓存通道。

10.如权利要求9所述的处理器，其中，所述集合和通道标识转换后备缓冲器(TLB)中的条目。

11.如权利要求10所述的处理器，其中，确定包括使用所述第一或第二组位标识所述TLB中的条目，以及从所述TLB条目读取指示所述线性地址是与大页还是小页相关联的位。

12.如权利要求9所述的处理器，进一步包括：

页未命中处理器，用于当在没有标识到任何TLB条目时确定已经发生TLB未命中时，从存储器中的页表读取用于所述线性地址的物理地址转换。

13.如权利要求12所述的处理器，其中，所述物理地址转换存储在所述TLB中并且所述TLB条目中的位被设置为指示与所述线性地址相关联的页是小页尺寸还是大页尺寸。

14.如权利要求13所述的处理器，其中，如果与所述线性地址相关联的页是大页尺寸则使用所述第一组位在第一高速缓存集合内定位所述转换，或者如果与所述线性地址相关联的页是小页尺寸则使用所述第二组位在第二高速缓存集合内定位所述转换。

15.如权利要求9所述的处理器，其中，所述第一高速缓存集合和所述第二高速缓存集合是同一集合。

16.如权利要求9所述的处理器，其中，所述第一高速缓存通道和所述第二高速缓存通道是同一通道。

17.一种系统，包括：

存储器，用于存储程序代码和数据；

输入/输出(IO)通信接口，用于与一个或多个外围设备通信；

网络通信接口，用于将所述系统通信地耦合到网络；以及

处理器，包括：

第一逻辑，用于从线性地址读取第一组位和第二组位；

18.如权利要求17所述的系统，其中，所述集合和通道标识转换后备缓冲器(TLB)中的条目。

19.如权利要求17所述的系统，其中，确定包括使用所述第一或第二组位标识所述TLB中的条目，以及从所述TLB条目读取指示所述线性地址是与大页还是小页相关联的位。

20.如权利要求17所述的系统，进一步包括：

页未命中处理器，用于当在没有标识任何TLB条目时确定已经发生TLB未命中时，从存储器中的页表读取用于所述线性地址的物理地址转换。

21.如权利要求20所述的系统，其中，所述物理地址转换存储在所述TLB中，并且所述TLB条目中的位被设置为指示与所述线性地址相关联的页是小页尺寸还是大页尺寸。

22.如权利要求21所述的系统，其中，如果与所述线性地址相关联的页是大页尺寸则使用所述第一组位在第一高速缓存集合内定位所述转换，或者如果与所述线性地址相关联的页是小页尺寸则使用所述第二组位在第二高速缓存集合内定位所述转换。

23.如权利要求17所述的系统，其中，所述第一高速缓存集合和所述第二高速缓存集合是同一集合。

24.如权利要求17所述的系统，其中，所述第一高速缓存通道和所述第二高速缓存通道是同一通道。