KR20170043635A - 독립적인 사용자 및 관리자 도메인을 갖는 메모리 보호 키 아키텍처 - Google Patents

독립적인 사용자 및 관리자 도메인을 갖는 메모리 보호 키 아키텍처 Download PDF

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Abstract

처리 시스템은 작업을 실행하기 위한 처리 코어 및 처리 코어에 결합된 메모리 관리 유닛을 포함한다. 메모리 관리 유닛은 메모리 프레임의 하나 이상의 식별자, 보호 키 및 하나 이상의 메모리 프레임이 사용자 모드에 따라 또는 관리자 모드에 따라 액세스 가능한지를 나타내는 액세스 모드 비트를 포함하는 페이지 테이블 엔트리를 저장하기 위한 저장 유닛, 복수의 필드를 포함하는 제1 허가 레지스터 - 각각의 필드는 사용자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 - 및 복수의 필드를 저장하는 제2 허가 레지스터 - 각각의 필드는 관리자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -를 포함한다.

Description

독립적인 사용자 및 관리자 도메인을 갖는 메모리 보호 키 아키텍처{MEMORY PROTECTION KEY ARCHITECTURE WITH INDEPENDENT USER AND SUPERVISOR DOMAINS}
본 개시의 실시예는 일반적으로 컴퓨팅 디바이스에 관한 것으로, 더 상세하게는 독립적인 사용자 및 관리자 도메인을 갖는 메모리 보호 키 아키텍처에 관한 것이다.
애플리케이션 프로그램은 액세스하지 않아야 하는 메모리 영역에 액세스(표유 액세스)하려고 시도하는 의도하지 않은 버그를 포함할 수 있다. 액세스는 메모리 내의 기입 및 판독을 포함할 수 있으며, 표유 액세스는 표유 기입 및 표유 판독을 포함한다. 표유 액세스가 의도하지 않은 방식으로 메모리에 액세스하거나 손상시키는 것을 방지하려면 특정 메모리 보호 메커니즘이 필요하다.
본 개시는 이하에 주어진 상세한 설명 및 본 개시의 다양한 실시예의 첨부된 도면으로부터 더욱 완전하게 이해될 것이다. 그러나, 도면은 본 개시를 특정 실시예로 한정하는 것으로 간주되지 않아야 하며, 단지 설명 및 이해를 위한 것이다.
도 1은 본 개시의 일 실시예에 따른 처리 시스템을 도시한다.
도 2는 본 개시의 일 실시예에 따른 메모리 관리 유닛을 도시한다.
도 3은 본 개시의 일 실시예에 따른 메모리 관리 유닛의 동작을 나타내는 흐름도이다.
도 4는 본 개시의 실시예에 따른 코어 및 메모리 관리 유닛을 포함하는 프로세서를 동작시키는 방법의 흐름도이다.
도 5a는 본 개시의 일 실시예가 사용될 수 있는 프로세서에 대한 마이크로 아키텍처를 나타내는 블록도이다.
도 5b는 본 개시의 적어도 일 실시예에 따라 구현된 순차적 파이프라인 및 레지스터 재명명 스테이지, 비순차적 발행/실행 파이프라인을 도시한 블록도이다.
도 6은 본 개시의 일 실시예에 따른 프로세서에 대한 마이크로 아키텍처의 블록도를 도시한다.
도 7은 본 개시의 일 실시예가 사용될 수 있는 시스템을 나타내는 블록도이다.
도 8은 본 개시의 일 실시예가 동작할 수 있는 시스템의 블록도이다.
도 9는 본 개시의 일 실시예가 동작할 수 있는 시스템의 블록도이다.
도 10은 본 개시의 일 실시예에 따른 시스템 온 칩(SoC)의 블록도이다.
도 11은 본 개시에 따른 SoC 설계의 실시예의 블록도이다.
도 12는 컴퓨터 시스템의 일 실시예의 블록도를 도시한다.
컴퓨팅 디바이스는 명령어를 실행하기 위한 하나 이상의 프로세서(예로서, 중앙 처리 유닛(CPU)) 내의 하나 이상의 처리 코어 및 하나 이상의 처리 코어 상에서의 (사용자 애플리케이션 및 시스템 애플리케이션, 예로서 운영 체제의 커널을 포함하는) 실행 작업과 관련된 명령어 및 데이터를 저장하기 위한 (랜덤 액세스 메모리(RAM)와 같은) 메모리 디바이스를 포함할 수 있다. 각 애플리케이션 프로그램의 명령어는 하나 이상의 프로세서와 관련된 메모리 관리 유닛(MMU)에 의해 메모리의 물리 어드레스로 변환될 수 있는 가상 메모리의 가상 어드레스(또는 선형 어드레스)를 사용하여 메모리를 어드레싱한다. 가상 메모리는 메모리의 페이지 프레임으로 변환될 수 있는 저장된 페이지에 따라 체계화될 수 있다. 가상 어드레스의 각 페이지는 메모리의 메모리 프레임에 대응할 수 있다. 가상 메모리의 페이지는 페이지 번호에 따라 식별될 수 있는 반면, 메모리의 페이지 프레임은 메모리 프레임 번호에 따라 식별될 수 있다. 각 가상 어드레스는 페이지 번호와 그 페이지 번호에서의 페이지 내의 오프셋을 포함할 수 있다. 따라서, 메모리의 특정 물리 어드레스는 페이지 번호 및 오프셋에 대해 페이지 테이블을 탐색함으로써 결정될 수 있다. 각 페이지 테이블 엔트리는 가상 어드레스/물리 어드레스 변환뿐만 아니라 액세스 허가와 같은 메모리 페이지의 다른 속성을 지정한다. 이러한 방식으로, 처리 코어에서 실행되는 작업에 의해 액세스할 수 있는 가상 어드레스의 공간은 물리적 메모리 어드레스보다 클 수 있다.
애플리케이션 프로그램은 메모리에 대한 (예를 들어, 사용자 또는 관리자로서의) 그의 액세스 모드를 결정하는 특권 레벨과 관련될 수 있다. 예를 들어, 사용자 애플리케이션은 사용자 모드의 낮은 특권을 가질 수 있고, 시스템 애플리케이션(커널 등)은 관리자 모드의 높은 특권을 가질 수 있다. 처리 코어에서 실행되는 작업은 메모리 관리 유닛에 의해 메모리의 물리 어드레스로 변환될 수 있는 가상 어드레스에 의해 참조되는 메모리에 액세스(판독 또는 기입)할 필요가 있을 수 있다.
페이지 테이블 엔트리는 가상 어드레스를 메모리의 물리 어드레스에 매핑하는 데 사용되는 페이지 테이블의 아이템이다. 페이지 테이블 엔트리는 페이지 테이블 엔트리에 의해 참조된 페이지 유형을 저장하기 위한 필드를 포함할 수 있다. 예를 들어, "1"을 갖는 하나의 비트는 사용자 페이지를 나타내며, "0"을 갖는 비트는 관리자 페이지를 나타낸다. 페이지 테이블 엔트리가 사용자 페이지를 나타내는 메모리 페이지는 (사용자 모드 액세스를 갖는 사용자 애플리케이션 및 관리자 모드 액세스를 갖는 시스템 애플리케이션을 포함하는) 임의의 특권 레벨에서 실행되는 작업에 의해 액세스될 수 있는 반면, 페이지 테이블 엔트리가 관리자 페이지를 나타내는 메모리 페이지는 사용자 레벨보다 높은 특권 레벨에서 실행되는 작업으로 제한된다. 일 실시예에서, 운영 체제는 운영 체제의 커널용으로 예약된 관리자 페이지로서 메모리의 일부를 할당할 수 있다. 운영 체제는 사용자 애플리케이션 프로그램에서 사용할 수 있도록 사용자 페이지에 메모리의 일부를 할당할 수도 있다.
메모리 액세스 중에, 프로그램이 프로그램 에러로 인해 의도하지 않은 방식으로 프로그램에 할당된 메모리 위치에 액세스할 때 표유 액세스가 발생할 수 있다. 표유 액세스가 의도하지 않은 방식으로 메모리에 액세스하거나 손상시키는 것을 방지하기 위해 각 메모리 페이지는 하나 이상의 허가 레지스터에 저장된 비트를 검색하는 데 사용할 수 있는 보호 키(작업을 위해 운영 체제에 의해 선택된 이진 비트 문자열)와 관련될 수 있으며, 비트는 메모리 페이지에 관한 작업에 대한 메모리 액세스 허가를 반영한다. 검색된 메모리 액세스 허가는 작업이 메모리 프레임에 대한 그의 허가를 초과하는 것을 방지하기 위해 사용될 수 있다. 특정 구현에서, 보호 키 아키텍처는 페이지 테이블 엔트리가 사용자 페이지 또는 관리자 페이지를 위해 생성되는지를 구별하지 않고 페이지 테이블의 각 페이지 테이블 엔트리를 n 비트 보호 키로 태깅한다.
본 개시의 실시예는 페이지 테이블 엔트리가 사용자 페이지 또는 관리자 페이지와 관련된 것으로 식별되는지에 따라 페이지 테이블 엔트리에 저장된 가상 어드레스의 페이지를 처리하는 보호 키 아키텍처를 포함한다. 분류에 기초하여, 메모리의 사용자 도메인(또는 사용자 모드로 식별된 메모리 부분)과 관리자 도메인(또는 관리자 모드로 식별된 메모리 부분)은 개별 허가 레지스터에 의해 보호될 수 있다. 특정 구현에서, 사용자 도메인과 관련된 허가 레지스터는 운영 체제의 커널의 도움 없이 사용자 애플리케이션에 의해 직접 수정될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리를 보호하기 위한 처리 시스템을 포함하는 시스템 온 칩(SoC)(100)을 도시한다. SoC(100)는 버스 시스템(108)을 통해 서로 접속된 프로세서(중앙 처리 유닛(CPU) 등)(102) 및 메모리를 포함할 수 있다. 디스크(106)는 버스(106)를 통해 프로세서(102) 및 메모리(104)에 결합되어, 메모리가 작업을 위한 충분한 공간을 갖지 않는 경우에 스왑 공간을 제공할 수 있다. 메모리(104) 및 디스크(106)는 시스템 애플리케이션 및 사용자 애플리케이션 프로그램 및 프로그램과 관련된 데이터를 저장할 수 있다. 프로세서(102)는 프로그램의 명령어 및 프로그램과 관련된 데이터를 저장하기 위한 메모리(104)를 사용하여 시스템 애플리케이션 및 사용자 애플리케이션과 같은 작업을 실행할 수 있다.
일 실시예에서, 프로세서(102)는 하나 이상의 처리 코어(110) 및 메모리 관리 유닛(MMU)(112)을 더 포함할 수 있다. 하나 이상의 처리 코어는 작업을 실행하기 위한 프로세서(102) 내의 엔진이다. 일 실시예에서, 처리 코어(110)에서 실행되는 작업은 메모리의 물리 어드레스를 사용하여 직접 메모리(104)에 액세스하지 않는다. 대신, 작업은 가상 어드레스(선형 어드레스라고도 함)를 통해 가상 메모리에 액세스한다. 처리 코어(110)와 메모리 사이에 결합된 메모리 관리 유닛(112)은 가상 메모리의 가상 어드레스를 메모리(104)의 물리 어드레스로 매핑할 수 있다. 가상 어드레스의 공간은 페이지라고 하는 고정된 크기의 유닛으로 분할될 수 있다. 가상 어드레스의 페이지는 메모리 프레임이라 하는 메모리(104)의 물리 어드레스의 공간 내의 고정 크기의 유닛으로 대응하여 매핑될 수 있다.
일 실시예에서, 메모리(104)는 가상 어드레스의 페이지와 물리 어드레스 간의 매핑을 저장하기 위한 페이지 테이블(114)을 포함할 수 있다. 매핑은 페이지의 식별자(또는 페이지 번호)와 메모리 프레임의 식별자(또는 메모리 프레임 번호) 간의 매핑일 수 있다. 메모리 프레임 번호는 작업에 할당된 메모리(104)의 영역을 결정한다.
일 실시예에서, 가상 어드레스 페이지 테이블(114)은 하나 이상의 페이지 테이블 엔트리(PTE)(116)를 포함할 수 있다. 페이지 테이블 엔트리는 또한 페이지 테이블의 리프 노드로 알려져 있다. 일 실시예에서, 페이지 테이블(114)의 페이지 테이블 엔트리(116)는 메모리 관리 유닛(112)이 메모리 어드레스 매핑을 수행할 수 있도록 메모리 관리 유닛(112)의 페이지 테이블 레지스터(130)에 로딩될 수 있다. 각각의 페이지 테이블 엔트리는 가상 어드레스 페이지 번호에 따라 식별되는 하나 이상의 메모리 프레임 번호를 저장할 수 있다. 일 실시예에서, 처리 코어(110)에서 실행되는 작업은 하나 이상의 가상 어드레스 범위를 지정함으로써 메모리 블록을 할당할 수 있다. 가상 어드레스는 가상 어드레스 페이지 번호를 나타내는 하나 이상의 비트를 포함하는 제1 부분(예를 들어, 상위 20 비트) 및 페이지에 대응하는 메모리 프레임 내의 바이트 오프셋을 나타내는 비트의 제2 부분(예를 들어, 하위 12 비트)을 포함할 수 있다. 메모리 관리 유닛(112)은 가상 어드레스 페이지 번호를 사용하여 페이지 테이블 엔트리(116)에 저장된 메모리 프레임 번호를 식별하고, 식별된 메모리 프레임 번호 및 오프셋 바이트를 결합하여 메모리(104)에 액세스하기 위한 물리 어드레스를 형성할 수 있다. 가상 어드레스에 대응하는 물리 어드레스는 버퍼에 저장될 수 있다.
일 실시예에서, 메모리 관리 유닛(112)은 특정 유형의 메모리 액세스(예를 들어, 표유 액세스에 의해 야기된 것)를 방지하기 위해 작업에 대한 메모리 액세스 허가를 검사하는 논리를 포함할 수 있다. 일 실시예에서, 각 페이지 테이블 엔트리(116)는 페이지 테이블 엔트리 내의 페이지 번호를 메모리 프레임 번호에 매핑하기 전에 검사될 필요가 있는 특정 페이지 액세스 상태를 나타내는 하나 이상의 상태 비트를 포함할 수 있다. 일 실시예에서, 각 페이지 테이블 엔트리(116)의 상태 비트 중 하나는 페이지가 사용자 유형 또는 관리자 유형에 속하는지를 나타내는 메모리 액세스 모드 상태 비트 U/S(126)이다. 상태 검사의 세부 사항은 도 2의 설명과 관련하여 설명된다.
일 실시예에서, 페이지 테이블 엔트리(116)는 생성시 페이지 테이블 엔트리(116)에 대해 운영 체제에 의해 선택된 보호 키를 저장하는 보호 키 섹션(128)을 더 포함할 수 있다. 일 실시예에서, 운영 체제는 운영 체제에 의해 이용 가능한 기존 보호 키 세트로부터 보호 키를 선택할 수 있다. 예를 들어, 운영 체제가 선택할 수 있는 16개의 보호 키가 있을 수 있으며, 운영 체제는 다음 이용 가능 보호 키로 지정된 보호 키를 선택할 수 있다. 일 실시예에서, 보호 키는 하나 이상의 허가 레지스터에 저장된 메모리 액세스 허가 세트를 검색하기 위한 식별자로서 사용되는 이진 비트(예컨대, 4 비트)의 문자열이다.
일 실시예에서, 메모리 관리 유닛(112)은 사용자 허가 레지스터(118) 및 관리자 허가 레지스터(120)를 포함할 수 있다. 사용자 허가 레지스터(118)는 사용자 페이지 세트에 대한 메모리 액세스 허가 세트를 각각 저장하는 다수의 필드를 포함하는 레지스터이고, 관리자 허가 레지스터(120)는 관리자 페이지 세트에 대한 메모리 액세스 허가를 각각 저장하는 다수의 필드를 포함하는 레지스터이다. 일 실시예에서, 페이지 테이블 엔트리(116)에 저장된 보호 키(128)는 사용자 허가 레지스터(118) 또는 관리자 허가 레지스터(120)의 필드에 저장된 특정 허가를 식별할 수 있다. 예를 들어, 보호 키(128)는 각 허가 레지스터의 허가 세트를 저장하는 필드에 대한 인덱스일 수 있다. 따라서, 사용자 허가 레지스터(118) 및 관리자 허가 레지스터(120)에 저장된 허가 세트 각각은 페이지 테이블 엔트리(116) 내의 페이지 U/S(126)의 사용자 또는 관리자 메모리 액세스 모드 및 보호 키(128)에 따라 고유하게 검색될 수 있다.
일 실시예에서, 사용자 허가 레지스터(118) 및 관리자 허가 레지스터(120)의 각 필드는 다수의 메모리 액세스 허가 비트를 포함하는 허가 세트를 저장할 수 있다. 일 실시예에서, 허가 세트는 판독 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제1 비트, 기입 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제2 비트, 및 실행 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제3 비트를 포함할 수 있다. 일 실시예에서, 허가는 또한 페이지 테이블 엔트리(116)에 저장된 메모리 프레임을 암호화하기 위한 허가 및 다른 정의된 속성을 나타내는 비트를 포함할 수 있다.
일 실시예에서, 메모리 관리 유닛(112)은 사용자 허가 레지스터(118) 또는 관리자 허가 레지스터(120)로부터 그리고 페이지 테이블 엔트리(116)에 저장된 상태 비트에 기초하여 생성된 메모리 액세스 허가로부터 선택된 허가 세트를 수신하기 위한 입력 핀을 포함하는 ADD 논리 회로(122)를 포함할 수 있다. ADD 논리 회로(122)는 사용자 허가 레지스터(118) 또는 관리자 허가 레지스터(120)로부터 수신된 허가 세트를 페이지 테이블 엔트리(116)에 저장된 상태 비트에 기초하여 생성된 메모리 액세스 허가와 결합하여, 페이지 테이블 엔트리(116)에서 참조되는 메모리 프레임에 액세스하기 위한 최종 메모리 액세스 허가를 생성할 수 있다.
일 실시예에서, 페이지 테이블 엔트리(116)에 저장된 식별자를 갖는 메모리 프레임에 액세스하기 위해 코어(110) 상에서 실행되는 작업에 의한 요청에 응답하여, 메모리 관리 유닛(112)은 작업으로부터의 요청이 작업에 할당된 허가를 초과했는지를 결정할 수 있는 최종 메모리 액세스 허가를 생성할 수 있다. 최종 메모리 액세스 허가는 스위치(124)를 제어하는 데 사용될 수 있다. 작업으로부터의 요청이 최종 메모리 액세스 허가를 초과하지 않으면, 스위치(124)는 결합하여, 물리 어드레스가 메모리(104)에 액세스하기 위해 버스(108)로 통과하도록 허가할 수 있다. 작업으로부터의 요청이 최종 메모리 액세스 허가를 초과하는 경우, 게이트(124)는 분리되어, 버스(108)로부터 물리 어드레스를 방지할 수 있다.
일 실시예에서, 사용자 허가 레지스터의 내용은 임의의 특권 레벨, 예를 들어 사용자 애플리케이션 프로그램 및 운영 체제의 커널에서 실행되는 작업에 의해 판독되거나 갱신될 수 있는 반면, 관리자 허가 레지스터의 내용은 예를 들어 운영 체제의 커널과 같이 사용자보다 높은 특권 레벨에서 실행되는 작업에 의해 판독 또는 갱신될 수 있다.
도 2는 본 개시의 일 실시예에 따른 상세한 메모리 관리 유닛(200)을 도시한다. 도 2에 도시된 바와 같이, 메모리 관리 유닛(200)은 페이지 테이블의 일부로서의 페이지 테이블 엔트리(202), 사용자 모드의 메모리 프레임에 전용화된 제1 허가 레지스터(204)(사용자 허가 레지스터라 칭함), 및 관리자 모드의 메모리 프레임에 전용화된 제2 허가 레지스터(206)(관리자 허가 레지스터라 칭함)를 포함한다. 페이지 테이블 엔트리(202)는 도 1에 도시된 바와 같이 가상 어드레스 페이지 테이블(114)에 저장된 다수의 페이지 테이블 엔트리 중 하나일 수 있다. 사용자 허가 레지스터(204) 및 관리자 허가 레지스터(206) 각각은 각각의 보호 키(224)와 관련된 메모리 액세스 허가를 저장하기 위한 다수의 필드를 포함할 수 있다.
일 실시예에서, 페이지 테이블 엔트리(202)는 하나 이상의 상태 비트, 보호 키 섹션(224) 및 메모리 프레임 번호 섹션(222)을 포함할 수 있다. 메모리 프레임 번호 섹션(222)(예를 들어, 32 비트 크기)은 가상 어드레스의 페이지 번호가 매핑되는 메모리 프레임 번호를 저장한다.
일 실시예에서, 하나 이상의 상태 비트는 페이지 테이블 엔트리의 메모리 프레임이 메모리에 있는지를 나타내는 존재/부재(P/A)(216) 비트를 포함할 수 있다. P/A 비트(216)의 "1"은 메모리 프레임이 메모리에 있음을 나타낼 수 있고, "0"은 메모리 프레임이 메모리에서 디스크로 스왑된 것을 나타낼 수 있다. 하나 이상의 상태 비트는 페이지 테이블 엔트리(202)의 메모리 프레임에 의해 지정된 메모리 부분에 대한 메모리 액세스 허가를 나타내는 판독/기입(R/W) 비트(218)를 포함할 수 있다. 예를 들어, R/W 비트(218)의 "0"은 메모리의 일부가 판독 전용(또는 기입 불가)임을 나타낼 수 있고, "1"은 메모리 부분이 판독 및 기입될 수 있음을 나타낼 수 있다. 하나 이상의 상태 비트는 메모리 부분에 저장된 명령어에 대한 실행 허가를 나타내는 XD 비트(226)를 포함할 수 있다. 예를 들어, XD 비트(226)의 "1"은 메모리 부분으로부터의 명령어 인출이 허가되지 않음을 나타낼 수 있다.
일 실시예에서, 페이지 테이블 엔트리(202)는 페이지 테이블 엔트리(202)의 메모리 프레임 번호에 의해 참조되는 메모리 프레임에 액세스하는 작업의 특권 레벨을 나타내는 메모리 액세스 모드 비트 또는 사용자/관리자(U/S) 상태 비트(220)를 포함할 수 있다. 일 실시예에서, U/S 상태 비트(220)의 "1"은 사용자 모드 특권 또는 그 이상의 특권을 갖는 작업이 페이지 테이블 엔트리(202)에서 식별된 메모리 프레임에 액세스할 수 있음을 나타낼 수 있고, U/S 상태 비트(220)의 "0"은 관리자 모드 액세스를 갖는 작업만이 메모리 프레임에 액세스할 수 있음을 나타낼 수 있다.
일 실시예에서, 보호 키 섹션(224)은 페이지 테이블 엔트리(202)의 메모리 프레임을 보호하기 위해 페이지 테이블 엔트리(202)에 운영 체제에 의해 태깅된 n 비트 보호 키(PKEY)를 저장할 수 있다. 일 실시예에서, 작업에서 메모리 프레임을 매핑하는 것에 응답하여, 운영 체제는 운영 체제에 의해 이용 가능한 다수의 보호 키로부터 보호 키(PKEY)를 선택하고, 선택된 보호 키를 사용하여 페이지 테이블 엔트리(202)를 태깅할 수 있다. 일 실시예에서, 운영 체제는 애플리케이션이 특정 보호 키가 메모리 페이지에서 사용되도록 요청하는 데 사용할 수 있는 인터페이스를 제공할 수 있다. 일 실시예에서, 보호 키는 사용자 허가 레지스터(204) 또는 관리자 허가 레지스터(206)의 필드에 저장된 허가에 대한 식별자로서 사용될 수 있는 n 비트의 이진 코드의 문자열이다. 예를 들어, 보호 키 0010은 0010 위치에서 식별된 사용자 허가 레지스터(204) 또는 관리자 허가 레지스터(206)의 필드를 지시할 수 있다.
일 실시예에서, 보호 키(224)는 길이가 n 비트이기 때문에, 사용자 허가 레지스터(204) 및 관리자 허가 레지스터(206) 각각은 고유하게 어드레싱 가능한 2n개의 필드를 포함할 수 있다.
일 실시예에서, 사용자 허가 레지스터(118) 및 관리자 허가 레지스터(120)의 필드에 저장된 허가 세트 각각은 다수의 메모리 액세스 허가 비트(230)를 포함할 수 있다. 일 실시예에서, 허가 비트 세트(230)는 판독 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제1 비트, 기입 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제2 비트, 및 실행 액세스가 인에이블 또는 디스에이블되는지를 나타내는 제3 비트를 포함할 수 있다. 일 실시예에서, 허가는 또한 페이지 테이블 엔트리(116)에 저장된 메모리 프레임을 암호화하기 위한 허가 및 다른 정의된 속성을 나타내는 비트를 포함할 수 있다.
일 실시예에서, 사용자 허가 레지스터(204) 및 관리자 허가 레지스터(206)에 저장된 메모리 액세스 허가 비트는 작업을 개시할 때 또는 다른 작업으로 스위칭할 때 운영 체제에 의해 설정된다.
일 실시예에서, 사용자 허가 레지스터(204)는 사용자 모드 액세스를 갖는 사용자 애플리케이션에 의해 액세스될 수 있다. 사용자 허가 레지스터(204)를 판독하거나 기입하는 명령어가 사용자 애플리케이션에 제공될 수 있다. 예를 들어, 명령어는 사용자 애플리케이션 프로그램이 사용자 허가 레지스터(204)의 내용을 판독할 수 있게 하는 사용자 허가 레지스터 판독(RDPKRU) 명령어 및 사용자 애플리케이션 프로그램이 사용자 허가 레지스터(204)에 기입하는 것을 허가할 수 있는 사용자 허가 레지스터 기입(WRPKRU) 명령어를 포함한다. 사용자 애플리케이션이 사용자 허가 레지스터(204)에 저장된 허가를 직접 조작할 수 있게 함으로써, (예를 들어, 운영 체제를 통해) 보호 키를 통해 허가 세트를 변경하는 성능 오버헤드가 크게 감소하여, 보호 키를 훨씬 더 광범위하게 사용할 수 있다.
일 실시예에서, 메모리 관리 유닛은 사용자 허가 레지스터(204)에 저장된 제1 허가 세트(보호 키(224)에 따라 선택됨)를 수신하기 위한 제1 입력, 관리자 허가 레지스터(206)에 저장된 제2 허가 세트(보호 키(224)에 따라 선택됨)를 수신하기 위한 제2 입력 및 페이지 테이블 엔트리(202)의 액세스 모드 비트(U/S 비트)(220)에 결합된 제어 핀을 갖는 멀티플렉서(208)를 포함할 수 있다. 액세스 모드 비트(220)는 멀티플렉서(208)의 출력에서 제1 허가 세트 또는 제2 허가 세트를 선택적으로 제공할 수 있다.
일 실시예에서, 페이지 테이블 엔트리(202)에서 지정된 메모리의 메모리 프레임에 액세스하기 위한 요청에 응답하여, 메모리 관리 유닛(112)은 2개의 액세스 허가 검사를 수행할 수 있다. 먼저, 메모리 관리 유닛(112)은 페이지 테이블 엔트리(202)에 저장된 하나 이상의 상태 비트(XD(226), R/W(218), P/A(216) 등), 및 프로세서 동작 모드를 정의하는 프로세서로부터의 상태 비트(실행 작업의 관리자 모드 실행 보호(SMEP) 상태 및 현재 특권 레벨(CPL) 등)를 입력에서 수신할 수 있는 제어기(214)를 포함할 수 있다. 제어기(214)는 상태 비트에 기초하여 페이지 테이블 엔트리의 상태 비트에 기초하는 메모리 액세스 허가를 나타내는 제1 허가 비트 세트를 포함하는 제1 허가를 출력할 수 있다. 일 실시예에서, 제1 허가 비트 세트는 판독이 인에이블 또는 디스에이블되는지를 나타내는 제1 비트, 기입이 인에이블 또는 디스에이블되는지를 나타내는 제2 비트, 및 실행이 인에이블 또는 디스에이블되는지를 나타내는 제3 비트를 포함할 수 있다.
일 실시예에서, 메모리 관리 유닛(112)은 페이지 테이블 엔트리(202)에서 지정된 메모리 내의 메모리 프레임에 액세스하기 위한 작업에 의한 요청에 응답하여 제2 허가 검사를 제공할 수 있다. 일 실시예에서, 메모리 관리 유닛(112)은 사용자 허가 레지스터(204)에 결합된 제1 입력 및 관리자 허가 레지스터(206)에 결합된 제2 입력을 포함하는 멀티플렉서(208)를 포함할 수 있다. 멀티플렉서(208)는 페이지 테이블 엔트리(202)의 U/S 비트(220)에 결합된 제어 핀을 더 포함할 수 있다. U/S 비트(220)에 저장된 값은 어느 허가 레지스터가 멀티플렉서(208)의 출력에서 그의 내용을 제공하는지를 제어할 수 있고, 보호 키(224)는 어떤 필드가 허가를 제공하는지를 결정한다. 멀티플렉서(208)의 출력은 판독이 인에이블 또는 디스에이블되는지를 나타내는 제1 비트, 기입이 인에이블 또는 디스에이블되는지를 나타내는 제2 비트, 및 실행이 인에이블 또는 디스에이블되는지를 나타내는 제3 비트를 포함하는 제2 허가 비트 세트를 제공할 수 있다. 일 실시예에서, 허가는 또한 페이지 테이블 엔트리(116)에 저장된 메모리 프레임을 암호화하기 위한 허가 및 다른 정의된 속성을 나타내는 비트를 포함할 수 있다.
일 실시예에서, 메모리 관리 유닛(112)은 제어기(214)로부터 제1 허가 비트 세트를 수신하기 위한 제1 입력 및 멀티플렉서(208)로부터 제2 허가 비트 세트를 수신하기 위한 제2 입력을 포함하는 AND 논리(212)를 포함할 수 있다. AND 논리(212)는 제1 허가 세트 및 보호 키 허가에 기초하여 최종 메모리 액세스 허가 세트를 생성할 수 있다. 최종 메모리 액세스 허가 세트는 제1 허가 세트와 보호 키 허가 사이의 최저 허가를 사용하는 허가 비트가 포함될 수 있다. 예를 들어, 제1 허가 비트 세트가 기입 인에이블을 나타내는 기입 허가 비트를 갖고, 제2 허가 비트 세트가 기입 디스에이블을 나타내는 기입 허가 비트를 갖는 경우, 최종 세트에 대한 기입 허가 비트는 디스에이블된다. 그러나 양 세트의 기입 허가 비트가 기입 인에이블을 나타내면, 최종 허가의 기입 허가가 인에이블된다.
일 실시예에서, 작업에 의해 메모리에 액세스하기 위한 요청을 최종 허가와 비교하여, 요청이 작업에 부여된 허가를 초과하는지를 결정한다. 초과하면, 메모리 관리 유닛은 페이지 장애 신호를 생성하여 버스(108)로의 물리 어드레스의 출력을 방지하고 처리 코어에 결과를 통지할 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 관리 유닛에 의해 메모리에 액세스하기 위한 허가를 검사하는 동작(300)의 흐름도이다. 도 3을 참조하면, 동작은 사용자 모드 액세스 또는 관리자 모드 액세스 중 어느 하나를 실행하는 작업에 의한 메모리 요청에 응답하여 302에서 시작할 수 있다. 메모리 관리 유닛은 작업에 의해 요청된 메모리의 가상 어드레스에 기초하여 페이지 테이블 엔트리를 검색하고 페이지 테이블 엔트리에 저장된 메모리의 메모리 프레임을 결정하고 가상 어드레스에서 메모리의 물리 어드레스로 매핑을 수행할 수 있다.
물리 어드레스에 기초하여 메모리의 액세스를 허가하기 전에, 304에서, 메모리 관리 유닛의 제어기는 상태 비트(XD, P/A, R/W 등) 및 프로세서 동작의 프로세서 상태 비트에 기초하여 제1 허가 세트를 생성할 수 있다. 메모리 관리 유닛은 제1 허가 세트가 메모리의 물리 어드레스에 대한 액세스를 허가하는지를 결정할 수 있다. 제1 허가 세트가 작업에 의해 요청된 액세스를 허가하지 않으면, 314에서, 메모리 관리 유닛은 처리 코어에 대한 페이지 장애 신호를 생성하여 요청 작업을 알릴 수 있다.
제1 허가가 액세스를 허가하면, 306에서, 메모리 관리 유닛은 페이지 테이블 엔트리가 페이지 테이블 엔트리에 저장된 U/S 비트에 기초하여 사용자 모드 또는 관리자 모드로 태깅되었는지를 결정할 수 있다. 페이지 테이블 엔트리가 사용자 모드에 대한 것이면, 310, 메모리 관리 유닛은 페이지 테이블 엔트리에 저장된 보호 키를 사용하여 사용자 허가 레지스터에 저장된 제2 허가 세트를 선택하고 제2 허가 세트가 작업에 의해 요청된 메모리에 대한 액세스를 허가하는지를 결정할 수 있다. 허가되면, 312에서, 메모리 관리 유닛은 작업이 페이지 테이블 엔트리에 저장된 메모리 프레임 번호를 갖는 메모리 프레임에 액세스하는 것을 허가할 수 있다. 허가되지 않으면, 314에서, 메모리 관리 유닛은 페이지 장애 신호를 생성할 수 있고 메모리 프레임에 대한 액세스를 허가하지 않을 수 있다.
페이지 테이블 엔트리가 관리자 모드에 대한 것으로서 결정되면, 308에서, 메모리 관리 유닛은 페이지 테이블 엔트리에 저장된 보호 키를 사용하여 관리자 허가 레지스터에 저장된 제2 허가 세트를 선택하고, 제2 허가 세트가 작업에 의해 요청된 메모리에 대한 액세스를 허가하는지를 결정할 수 있다. 허가되지 않으면, 314에서, 메모리 관리 유닛은 페이지 장애 신호를 생성할 수 있고 메모리 프레임에 대한 액세스를 허가하지 않을 수 있다. 허가되면, 312에서, 메모리 관리 유닛은 작업이 페이지 테이블 엔트리에 저장된 메모리 프레임 번호를 갖는 메모리 프레임에 액세스하는 것을 허가할 수 있다.
도 4는 본 개시의 일 실시예에 따른 코어 및 메모리 관리 유닛을 포함하는 프로세서를 동작시키는 방법의 흐름도이다. 방법(400)은 하드웨어(예를 들어, 회로, 전용 논리, 프로그램 가능 논리, 마이크로코드 등), 소프트웨어(처리 시스템, 범용 컴퓨터 시스템 또는 전용 머신 상에서 실행되는 명령어 등), 펌웨어 또는 이들의 조합을 포함할 수 있는 처리 논리에 의해 수행될 수 있다. 일 실시예에서, 방법(400)은 도 1과 관련하여 운영 체제를 실행하는 처리 코어(110) 중 임의의 하나의 처리 논리에 의해 부분적으로 수행될 수 있다.
설명의 단순화를 위해, 방법(400)은 일련의 동작들로서 도시되고 설명되어 있다. 그러나, 본 개시에 따른 동작들은, 다양한 순서로 및/또는 동시에, 그리고 본 명세서에 제시되고 설명되지 않은 다른 동작들과 함께 발생할 수 있다. 또한, 도시된 모든 동작들이 개시된 주제에 따른 방법(400)들을 구현하기 위해 수행되는 것은 아닐 수 있다. 그에 부가하여, 관련 기술 분야의 통상의 기술자들은 방법(400)이 대안적으로 상태도 또는 이벤트들을 통해 일련의 상호 관련된 상태들로서 표현될 수 있다는 것을 이해하고 알 것이다.
도 4를 참조하면, 402에서, 처리 논리(예를 들어, 운영 체제)는 (사용자 애플리케이션 프로그램 또는 커널의 실행과 같은) 작업의 관리를 시작할 수 있다. 404에서, 처리 논리는 작업이 어떤 특권 레벨에서 동작하는지를 결정할 수 있다. 작업의 특권 레벨은 메모리 액세스 모드를 사용자 모드 액세스 또는 관리자 모드 액세스로 결정한다. 일 실시예에서, 처리 논리는 3을 최저 레벨(예를 들어, 사용자 애플리케이션)로 그리고 3을 최고 레벨(예를 들어, 운영 체제의 커널)로 갖는 0 내지 3의 레벨을 지원할 수 있는 현재 특권 레벨(CPL)의 기록을 유지하는 레지스터로부터 특권 레벨을 수신할 수 있다. 작업은 사용자 레벨(예로서, CPL = 3) 또는 관리자 레벨(예로서, CPL <3)에서 실행될 수 있다.
406에서, 처리 논리는 작업에 의해 할당된 메모리의 메모리 프레임의 식별자(또는 번호)를 결정할 수 있다.
408에서, 처리 논리는 처리 논리에 의해 이용 가능한 보호 키 세트로부터 보호 키를 선택할 수 있다. 보호 키는 하나 이상의 허가 레지스터에 저장된 메모리 액세스 허가를 식별하는 데 사용될 수 있는 n 비트의 이진 코드일 수 있다.
단계 410에서, 처리 논리는 메모리 관리 유닛의 페이지 테이블의 페이지 테이블 엔트리에 액세스 모드 및 메모리 프레임의 결정된 식별자 및 선택된 보호 키를 저장할 수 있다. 페이지 테이블 엔트리는 가상 어드레스를 메모리의 물리 어드레스에 매핑하고 메모리에 대한 액세스 허가를 결정하는 데 사용될 수 있다.
일 실시예에서, 처리 논리는 작업에 대한 메모리 액세스 허가를 결정할 수 있으며, 메모리 액세스 허가는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함한다. 처리 논리는 사용자 모드 액세스 또는 관리자 모드 액세스인 액세스 모드에 기초하여 사용자 허가 레지스터 또는 관리자 허가 레지스터 중 하나를 선택할 수 있다. 처리 논리는 보호 키를 식별자로서 사용하여 선택된 허가 레지스터의 필드에 메모리 액세스 허가를 저장할 수 있다.
도 5a는 본 개시의 일 실시예에 따른 이종 코어를 포함하는 처리 디바이스를 구현하는 프로세서(500)에 대한 마이크로 아키텍처를 도시하는 블록도이다. 구체적으로는, 프로세서(500)는 본 개시의 적어도 하나의 실시예에 따른, 프로세서에 포함될 순차적 아키텍처 코어 및 레지스터 재명명 논리, 비순차적 발행/실행 논리를 나타낸다.
프로세서(500)는 실행 엔진 유닛(550)에 결합된 프론트엔드 유닛(530)을 포함하고, 둘 다는 메모리 유닛(570)에 결합된다. 프로세서(500)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안의 코어 유형을 포함할 수 있다. 또 다른 옵션으로서, 프로세서(500)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어, 등과 같은 특수 목적 코어를 포함할 수 있다. 일 실시예에서, 프로세서(500)는 멀티 코어 프로세서일 수 있거나 멀티 프로세서 시스템의 일부일 수 있다.
프론트엔드 유닛(530)은 명령어 캐시 유닛(534)에 결합된 분기 예측 유닛(532)을 포함하고, 이 명령어 캐시 유닛은 명령어 변환 색인 버퍼(TLB: translation lookaside buffer)(536)에 결합되고, 이 명령어 변환 색인 버퍼는 명령어 인출 유닛(538)에 결합되고, 이 명령어 인출 유닛은 디코드 유닛(540)에 결합된다. 디코드 유닛(540)(디코더라고도 알려져 있음)은 명령어들을 디코딩할 수 있고, 원래의 명령어들로부터 디코딩되거나, 원래의 명령어들을 다른 방식으로 반영하거나, 원래의 명령어들로부터 도출되는 하나 이상의 마이크로-연산(micro-operation), 마이크로 코드 엔트리 포인트, 마이크로명령어, 다른 명령어, 또는 기타 제어 신호를 출력으로서 생성할 수 있다. 디코더(540)는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는 탐색표, 하드웨어 구현, 프로그램 가능 논리 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등을 포함하지만 이에 한정되지 않는다. 명령어 캐시 유닛(534)은 메모리 유닛(570)에 더 결합된다. 디코드 유닛(540)은 실행 엔진 유닛(550) 내의 재명명/할당기 유닛(552)에 결합된다.
실행 엔진 유닛(550)은 회수 유닛(554) 및 하나 이상의 스케줄러 유닛(들)(556)의 세트에 결합되는 재명명/할당기 유닛(552)을 포함한다. 스케줄러 유닛(들)(556)은 예약 스테이션들(RS), 중앙 명령 윈도우 등을 포함하는 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(556)은 물리적 레지스터 파일(들) 유닛(들)(558)에 결합된다. 물리 레지스터 파일(들) 유닛(들)(558) 각각은 하나 이상의 물리 레지스터 파일을 나타내며, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점 등, 상태(예로서, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형을 저장한다. 물리 레지스터 파일(들) 유닛(들)(558)은 회수 유닛(554)에 의해 중첩되어, 레지스터 재명명 및 비순차적 실행이 (예를 들어, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 사용하여, 장래 파일(들), 과거 버퍼(들) 및 회수 레지스터 파일(들)을 사용하여, 레지스터 맵 및 레지스터 풀 등을 사용하여) 구현될 수 있는 다양한 방식을 나타낸다.
일반적으로, 아키텍처 레지스터들은 프로세서 외부로부터 또는 프로그래머의 관점에서 가시적이다. 레지스터는 임의의 알려진 특정 유형의 회로로 제한되지 않는다. 본 명세서에 설명된 바와 같이 데이터를 저장하고 제공할 수 있는 한, 다양한 상이한 유형의 레지스터들이 적합하다. 적절한 레지스터의 예는 전용 물리 레지스터, 레지스터 재명명을 이용하는 동적 할당 물리 레지스터, 전용 및 동적 할당 물리 레지스터의 조합 등을 포함하지만 이에 한정되지 않는다. 회수 유닛(554) 및 물리 레지스터 파일(들) 유닛(들)(558)은 실행 클러스터(들)(560)에 결합된다. 실행 클러스터(들)(560)는 하나 이상의 실행 유닛(562)들의 세트 및 하나 이상의 메모리 액세스 유닛(564)들의 세트를 포함한다. 실행 유닛(562)은 다양한 연산들(예컨대, 시프트, 덧셈, 뺄셈, 곱셈)을 수행하고 다양한 유형의 데이터(예컨대, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 연산할 수 있다.
일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용의 복수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(556), 물리 레지스터 파일(들) 유닛(들)(558), 및 실행 클러스터(들)(560)는 가능한 복수인 것으로 도시되는데, 그 이유는 특정 실시예들이 특정 유형들의 데이터/연산들에 대한 개별 파이프라인들(예를 들어, 자신들의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 각각 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인 - 그리고 개별 메모리 액세스 파이프라인의 경우, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(564)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(564)의 세트는 메모리 유닛(570)에 결합되어 있고, 이 메모리 유닛(570)은, 몇 가지 예를 들자면, 데이터 사전 인출기(580), 데이터 TLB 유닛(572), 데이터 캐시 유닛(data cache unit, DCU)(574), 및 레벨 2(L2) 캐시 유닛(576)을 포함할 수 있다. 일부 실시예들에서, DCU(574)는 또한 제1 레벨 데이터 캐시(L1 캐시)라고도 알려져 있다. DCU(574)는 다수의 미해결 캐시 미스(cache miss)들을 처리할 수 있고, 인입하는 스토어(store)들 및 로드(load)들을 계속하여 서비스할 수 있다. 이는 또한 캐시 일관성을 유지하는 것을 지원할 수 있다. 데이터 TLB 유닛(572)은 가상 및 물리 어드레스 공간들을 매핑하는 것에 의해 가상 어드레스 변환 속도를 개선시키는데 사용되는 캐시이다. 하나의 예시적인 실시예에서, 메모리 액세스 유닛(564)들은 로드 유닛(load unit), 스토어 어드레스 유닛(store address unit), 및 스토어 데이터 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(570) 내의 데이터 TLB 유닛(572)에 결합된다. L2 캐시 유닛(576)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리(main memory)에 결합될 수 있다.
일 실시예에서, 데이터 사전 인출기(580)는 프로그램이 어느 데이터를 사용할 것인지를 자동으로 예측하는 것에 의해 데이터를 추측에 근거하여 DCU(574)에 로드/사전 인출한다. 사전 인출은 메모리 계층구조(예컨대, 하위 레벨 캐시들 또는 메모리)의 하나의 메모리 장소에 저장된 데이터를, 데이터가 프로세서에 의해 실제로 요구되기 전에, 프로세서에 더 가까운(예컨대, 보다 낮은 액세스 대기 시간을 가져오는) 상위 레벨 메모리 장소로 전송하는 것을 지칭할 수 있다. 보다 구체적으로는, 사전 인출은, 프로세서가 반환되는 특정 데이터에 대한 요구를 발행하기 전에, 하위 레벨 캐시들/메모리 중 하나로부터 데이터 캐시 및/또는 사전 인출 버퍼로의 데이터의 조기 검색을 지칭할 수 있다.
프로세서(500)는 하나 이상의 명령어 세트들(예컨대, (보다 최신 버전들이 추가된 소정의 확장들을 갖는) x86 명령어 세트); 미국 캘리포니아주 서니베일 소재의 MIPS Technologies사의 MIPS 명령어 세트; 미국 캘리포니아주 서니베일 소재의 ARM Holdings사의(NEON과 같은 선택적인 부가의 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다.
코어가(연산들 또는 스레드들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 슬라이스된 멀티스레딩, 동시 멀티스레딩을 포함하는 다양한 방식으로(이 경우 단일 물리적 코어는 물리적 코어가 동시에 멀티스레딩인 각각의 스레드에게 논리적 코어를 제공한다), 또는 이들의 조합(예를 들어, Intel® Hyperthreading technology에서와 같은 그 후의 시간 슬라이싱된 인출 및 디코딩과, 동시 멀티스레딩)으로 지원할 수 있음을 이해해야 한다.
레지스터 재명명이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 재명명은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 또한 개별적인 명령어 및 데이터 캐시 유닛들과 공유 L2 캐시 유닛을 포함하고 있지만, 대안의 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시, 또는 다수의 레벨의 내부 캐시와 같은, 명령어들 및 데이터 둘 다에 대한 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.
도 5b는 본 개시의 일부 실시예에 따른 도 5a의 처리 디바이스(500)에 의해 구현되는 순차적 파이프라인 및 레지스터 재명명 스테이지, 비순차적 발행/실행 파이프라인을 나타내는 블록도이다. 도 5b의 실선 박스는 순차적 파이프라인을 나타내며, 점선 박스는 레지스터 재명명, 비순차적 발행/실행 파이프라인을 나타낸다. 도 5b에서, 프로세서 파이프라인(500)은 인출 스테이지(502), 길이 디코드 스테이지(504), 디코드 스테이지(506), 할당 스테이지(508), 재명명 스테이지(510), 스케줄링(또한 디스패치 또는 발행으로 알려짐) 스테이지(512), 레지스터 판독/메모리 판독 스테이지(514), 실행 스테이지(516), 후기입/메모리 기입 스테이지(518), 예외 핸들링 스테이지(522), 및 커미트 스테이지(commit stage)(524)를 포함한다. 일부 실시예들에서, 스테이지(502-524)의 정렬은 예시된 것과 다를 수 있고, 도 5b에 도시된 특정한 정렬로 제한되지 않는다.
도 6은 본 개시의 일 실시예에 따른 프로세서(600)에 대한 마이크로 아키텍처의 블록도를 나타낸다. 일부 실시예들에서, 일 실시예에 따른 명령어는, 단정도(single precision) 및 배정도(double precision) 정수 및 부동 소수점 데이터 유형들과 같은, 데이터 유형들뿐만 아니라, 바이트, 워드, 더블워드, 쿼드워드 등의 사이즈들을 갖는 데이터 요소들에 대해 연산하도록 구현될 수 있다. 일 실시예에서, 순차 프론트엔드(601)는, 실행될 명령어들을 인출하여 이들을 프로세서 파이프라인 내에서 나중에 이용되도록 준비하는 프로세서(600)의 일부이다.
프론트엔드(601)는 수 개의 유닛들을 포함할 수 있다. 일 실시예에서, 명령어 사전 인출기(626)는 메모리로부터 명령어들을 인출하고 이들을 명령어 디코더(628)에 피딩하고, 다음에 명령어 디코더는 명령어들을 디코딩하거나 해석한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를, 머신이 실행할 수 있는 "마이크로 명령어" 또는 "마이크로 연산"(마이크로 op 또는 uop라고도 함)이라 불리는 하나 이상의 연산으로 디코딩한다. 다른 실시예들에서, 디코더는, 명령어를, 일 실시예에 따른 연산들을 수행하기 위해서 마이크로 아키텍처에 의해 이용되는 연산 코드 및 대응하는 데이터 및 제어 필드들로 파싱한다. 일 실시예에서, 트레이스 캐시(630)는 디코딩된 uop들을 취하고 그것들을 실행을 위해 uop 큐(634) 내의 프로그램 순서 시퀀스들 및 트레이스들로 어셈블한다. 트레이스 캐시(630)가 복합 명령어를 만날 때, 마이크로코드 ROM(632)은 연산을 완료하는데 필요한 uop들을 제공한다.
일부 명령어들은 단일의 마이크로-op로 변환되는 한편, 다른 것들은 전체 연산(full operation)을 완료하는데 수개의 마이크로-op를 필요로 한다. 일 실시예에서, 명령어를 완료하는데 4개보다 많은 마이크로-op가 필요한 경우, 디코더(628)는 이 명령어를 행하기 위해 마이크로코드 ROM(632)에 액세스한다. 일 실시예에 있어서, 명령어는 명령어 디코더(628)에서 처리하기 위한 적은 수의 마이크로-op들로 디코딩될 수 있다. 다른 실시예에서, 연산을 달성하는데 다수의 마이크로-op가 필요한 경우, 명령어는 마이크로코드 ROM(632) 내에 저장될 수 있다. 트레이스 캐시(630)는, 마이크로코드 ROM(632)으로부터 일 실시예에 따른 하나 이상의 명령어를 완료하기 위한 마이크로코드 시퀀스들을 판독하기 위해 올바른 마이크로명령어 포인터를 결정하기 위해서 엔트리 포인트 프로그램가능 논리 어레이(PLA: programmable logic array)를 참조한다. 마이크로코드 ROM(632)이 명령어에 대한 마이크로-op들의 시퀀싱을 완료한 이후에, 머신의 프론트엔드(601)는 트레이스 캐시(630)로부터 마이크로-op들을 인출하는 것을 재개한다.
비순차적 실행 엔진(603)은 명령어가 실행을 위해 준비되는 곳이다. 비순차적 실행 논리는, 명령어들이 파이프라인 아래로 진행하고 실행을 위해 스케줄링될 때, 성능을 최적화하도록 명령어의 흐름을 평활화하고 재정렬하기 위해 다수의 버퍼를 가진다. 할당기 논리는 각각의 uop가 실행하기 위하여 필요로 하는 머신 버퍼들 및 리소스들을 할당한다. 레지스터 재명명 논리는 논리 레지스터들을 레지스터 파일 내의 엔트리들로 재명명한다. 할당기는 또한 명령어 스케줄러: 메모리 스케줄러, 고속 스케줄러(602), 저속/일반 부동 소수점 스케줄러(604) 및 단순 부동 소수점 스케줄러(606)의 앞에 2개의 uop 큐, 즉 메모리 동작을 위한 것과 비메모리 동작을 위한 것 중 하나에 각각의 uop에 대한 엔트리를 할당한다. uop 스케줄러(602, 604, 606)들은 그들의 종속 입력 레지스터 피연산자 소스들의 준비성 및 실행 리소스들의 가용성에 기초하여 uop가 실행할 준비가 되어 있을 때 그들의 연산을 완료하는데 필요한 uop들을 결정한다. 일 실시예의 고속 스케줄러(602)는 메인 클럭 사이클의 각각의 절반마다 스케줄링할 수 있는 한편, 다른 스케줄러들은 단지 메인 프로세서 클럭 사이클마다 한번 스케줄링할 수 있다. 스케줄러들은 디스패치 포트들에 대하여 중재하여 실행을 위한 uop들을 스케줄링한다.
레지스터 파일(608, 610)들은 스케줄러(602, 604, 606)들과 실행 블록(611) 내의 실행 유닛(612, 614, 616, 618, 620, 622, 624)들과의 사이에 위치한다. 각각, 정수 및 부동 소수점 동작들에 대하여, 개별 레지스터 파일(608, 610)이 존재한다. 일 실시예의 각각의 레지스터 파일(608, 610)은, 레지스터 파일에 아직 기입되지 않은 방금 완료된 결과들을 새로운 종속 uop들에 전송하거나 우회할 수 있는 우회 네트워크를 또한 포함한다. 정수 레지스터 파일(608) 및 부동 소수점 레지스터 파일(610)은 또한 서로 데이터를 통신할 수 있다. 일 실시예에 있어서, 정수 레지스터 파일(608)은 2개의 개별 레지스터 파일들, 즉 데이터의 하위 32 비트에 대한 하나의 레지스터 파일과 데이터의 상위 32 비트에 대한 제2 레지스터 파일로 분할된다. 일 실시예의 부동 소수점 레지스터 파일(610)은 128 비트 폭 엔트리들을 갖는데, 그 이유는 부동 소수점 명령어들은 통상적으로 폭이 64 내지 128 비트의 피연산자를 갖기 때문이다.
실행 블록(611)은 실행 유닛(612, 614, 616, 618, 620, 622, 624)들을 포함하며, 여기서 명령어는 실제로 실행된다. 이러한 섹션은 마이크로명령어들이 실행할 필요가 있는 정수 및 부동 소수점 데이터 피연산자 값들을 저장하는 레지스터 파일(608, 610)들을 포함한다. 일 실시예의 프로세서(600)는 다수의 실행 유닛: 어드레스 생성 유닛(AGU)(612), AGU(614), 고속 ALU(616), 고속 ALU(618), 저속 ALU(620), 부동 소수점 ALU(622), 부동 소수점 이동 유닛(624)으로 구성된다. 일 실시예에 있어서, 부동 소수점 실행 블록(622, 624)들은 부동 소수점, MMX, SIMD, 및 SSE, 또는 다른 연산들을 실행한다. 일 실시예의 부동 소수점 ALU(622)는, 제산, 제곱근, 및 나머지 마이크로-op들을 실행하기 위해 64 비트 x 64 비트 부동 소수점 제산기(divider)를 포함한다. 본 개시의 실시예들에 대해서, 부동 소수점 값을 포함하는 명령어들은 부동 소수점 하드웨어에서 처리될 수 있다.
일 실시예에서, ALU 연산들은 고속 ALU 실행 유닛들(616, 618)로 진행한다. 일 실시예의 고속 ALU들(616, 618)은 클럭 사이클의 절반의 유효 대기 시간으로 고속 연산들을 실행할 수 있다. 일 실시예에 있어서, 가장 복잡한 정수 연산들은 저속 ALU(620)로 진행하는데, 이는 저속 ALU(620)가 승산기, 시프트, 플래그 논리, 및 분기 처리와 같은 긴 대기 시간 유형의 연산들을 위한 정수 실행 하드웨어를 포함하기 때문이다. 메모리 로드/스토어 동작들은 AGU들(612, 614)에 의해 실행된다. 일 실시예에 있어서, 정수 ALU들(616, 618, 620)은 64 비트 데이터 피연산자들에 대한 정수 연산들을 수행하는 정황에서 설명된다. 대안 실시예에서, ALU(616, 618, 620)는 16, 32, 128, 256 등을 포함하는 다양한 데이터 비트를 지원하도록 구현될 수 있다. 유사하게, 부동 소수점 유닛(622, 624)은 다양한 폭의 비트를 갖는 피연산자 범위를 지원하도록 구현될 수 있다. 일 실시예에 있어서, 부동 소수점 유닛들(622, 624)은 SIMD 및 멀티미디어 명령어들과 함께 128 비트 폭의 패킹된 데이터 피연산자들에 대해 연산할 수 있다.
일 실시예에서, uop 스케줄러들(602, 604, 606)은, 페어런트 로드(parent load)가 실행을 완료하기 이전에 종속 연산들을 디스패치한다. uop들은 프로세서(600) 내에서 추론적으로 스케줄링되고 실행되므로, 프로세서(600)는 또한 메모리 미스들을 처리하는 논리를 포함한다. 데이터 로드가 데이터 캐시에서 누락되는 경우, 일시적으로 부정확한 데이터를 갖는 스케줄러를 남겨두는, 파이프라인에서 인 플라이트(in flight)인 종속 연산들이 존재할 수 있다. 재생 메커니즘은 부정확한 데이터를 이용하는 명령어들을 추적하고 재실행한다. 종속 연산들만이 리플레이될 필요가 있고 비종속 연산들은 완료하도록 허가된다. 프로세서의 일 실시예의 스케줄러들 및 리플레이 메커니즘은 텍스트 문자열 비교 연산들을 위한 명령어 시퀀스들을 캐치하도록 또한 설계된다.
프로세서(600)는 본 개시의 실시예에 따른 메모리 명확화(memory disambiguation)를 위한 스토어 어드레스 예측을 구현시키기 위한 논리를 또한 포함한다. 일 실시예에서, 프로세서(600)의 실행 블록(611)은 메모리 명확화를 위한 스토어 어드레스 예측을 구현하기 위한 스토어 어드레스 예측기(도시 생략)를 포함할 수 있다.
"레지스터들"이라는 용어는, 피연산자들을 식별하기 위해 명령어들의 일부로서 이용되는 온-보드 프로세서 저장 위치들을 지칭할 수 있다. 다시 말하면, 레지스터들은(프로그래머의 관점에서) 프로세서의 외부로부터 이용 가능한 것들일 수 있다. 그러나, 실시예의 레지스터들은 특정 유형의 회로에 의미가 제한되어서는 안 된다. 오히려, 실시예의 레지스터는 데이터를 저장 및 제공할 수 있고, 본 명세서에 설명된 기능들을 수행할 수 있다. 여기서 설명되는 레지스터는 전용 물리 레지스터, 레지스터 재명명을 이용하는 동적 할당 물리 레지스터, 전용 및 동적 할당 물리 레지스터의 조합 등과 같은 임의 수의 상이한 기술을 이용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서, 정수 레지스터는 32 비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대한 8개의 멀티미디어 SIMD 레지스터들을 포함한다.
이하의 논의에 있어서, 레지스터들은, 캘리포니아주 산타 클라라에 있는 인텔 코포레이션으로부터의 MMX 기술로 인에이블된 마이크로프로세서들에서의 64-비트 폭의 MMXTM 레지스터들(일부 경우에 'mm' 레지스터들로 또한 지칭됨)과 같이, 패킹된 데이터를 유지하도록 설계된 데이터 레지스터들인 것으로 이해된다. 정수 형태 및 부동 소수점 형태 양쪽 모두에서 이용 가능한 이러한 MMX 레지스터들은 SIMD 및 SSE 명령어들을 동반하는 패킹된 데이터 요소들로 동작할 수 있다. 유사하게, SSE2, SSE3, SSE4 또는 그 이상의(일반적으로, "SSEx"로 지칭됨) 기술에 관한 128 비트 폭의 XMM 레지스터들도 또한 이러한 패킹된 데이터 피연산자들을 유지하는데 이용될 수 있다. 일 실시예에서, 패킹된 데이터 및 정수 데이터를 저장하는데 있어서, 레지스터들은 2개의 데이터 유형을 구별할 필요는 없다. 일 실시예에서, 정수 및 부동 소수점은 동일한 레지스터 파일 또는 상이한 레지스터 파일들에 포함된다. 또한, 일 실시예에서, 부동 소수점 및 정수 데이터는 상이한 레지스터들 또는 동일한 레지스터들에 저장될 수 있다.
이제, 도 7을 참조하면, 본 개시의 실시예가 이용될 수 있는 시스템(700)을 설명하는 블록도가 도시된다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 점대점(point-to-point) 인터커넥트 시스템이고, 점대점 인터커넥트(750)를 통해 결합된 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 2개의 프로세서(770, 780)만을 갖는 것으로 도시되지만, 본 개시의 실시예는 그에 한정되지 않는다는 것을 이해해야 한다. 다른 실시예들에서, 하나 이상의 부가적인 프로세서가 주어진 프로세서에 존재할 수 있다.
프로세서들(770 및 780)은 통합된 메모리 제어기 유닛들(772 및 782)을 각각 포함하는 것으로 도시되어 있다. 또한, 프로세서(770)는 그것의 버스 제어기 유닛들의 일부로서 점대점(P-P) 인터페이스들(776 및 778)을 포함하고; 유사하게, 제2 프로세서(780)는 P-P 인터페이스들(786 및 788)을 포함한다. 프로세서들(770, 780)은 P-P 인터페이스 회로들(778, 788)을 이용하여 점대점(P-P) 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 바와 같이, IMC들(772 및 782)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 국지적으로 부착된 메인 메모리의 부분들일 수 있는 메모리(732) 및 메모리(734)에 결합한다.
프로세서들(770, 780)은 각각 점대점 인터페이스 회로들(776, 794, 786, 798)을 이용하여 개별 P-P 인터페이스들(752, 754)을 통해 칩셋(790)과 정보를 교환할 수 있다. 또한, 칩셋(790)은 고성능 그래픽스 인터페이스(739)를 통해 고성능 그래픽스 회로(738)와 정보를 교환할 수 있다.
공유 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스 버스 또는 또 다른 3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 개시의 범위는 이것에만 한정되지는 않는다.
도 7에 도시된 바와 같이, 다양한 I/O 디바이스들(714)은, 제1 버스(716)를 제2 버스(720)에 결합하는 버스 브리지(718)와 함께, 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(722), 통신 디바이스들(727), 및 명령어들/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 저장 유닛(728)을 포함하는 다양한 디바이스들이 제2 버스(720)에 결합될 수 있다. 추가로, 오디오 I/O(724)는 제2 버스(720)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 7의 점대점 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다는 점에 유의한다.
이제, 도 8을 참조하면, 본 개시의 일 실시예가 동작할 수 있는 시스템(800)의 블록도가 도시된다. 시스템(800)은 그래픽 메모리 제어기 허브(GMCH: graphics memory controller hub)(820)에 결합된 하나 이상의 프로세서(810, 815)를 포함할 수 있다. 부가적인 프로세서들(815)의 선택적 특성은 도 8에서 점선으로 표시된다.
각각의 프로세서(810, 815)는 상술한 바와 같이 회로, 집적 회로, 프로세서, 및/또는 실리콘 집적 회로의 일부 버전일 수 있다. 그러나, 통합 그래픽 논리 및 통합 메모리 제어 유닛들이 프로세서들(810, 815) 내에 존재할 가능성이 낮다는 것에 유의해야 한다. 도 8은 GMCH(820)가 예를 들어, 동적 랜덤 액세스 메모리(DRAM)일 수 있는 메모리(840)에 연결될 수 있음을 도시한다. DRAM은 적어도 일 실시예에서 비휘발성 캐시와 관련될 수 있다.
GMCH(820)는 칩셋, 또는 칩셋의 일부일 수 있다. GMCH(820)는 프로세서(들)(810, 815)와 통신하고, 프로세서(들)(810, 815)와 메모리(840) 사이의 상호작용을 제어할 수 있다. GMCH(820)는 시스템(800)의 프로세서(들)(810, 815)와 다른 요소들 간의 가속 버스 인터페이스로서도 동작할 수 있다. 적어도 일 실시예에서, GMCH(820)는 프론트사이드 버스(FSB)(895)와 같은, 멀티-드롭 버스를 통해 프로세서(들)(810, 815)와 통신한다.
더욱이, GMCH(820)는 (평판 패널 또는 터치스크린 디스플레이와 같은) 디스플레이(845)에 결합된다. GMCH(820)는 통합 그래픽 가속기를 포함할 수 있다. GMCH(820)는 다양한 주변 디바이스들을 시스템(800)에 결합하는 데 사용될 수 있는 입출력(I/O) 제어기 허브(ICH)(850)에 더 결합된다. 예를 들어, 도 8의 실시예에는, 다른 주변 디바이스(870)와 함께, ICH(850)에 결합된 별도의 그래픽 디바이스일 수 있는 외부 그래픽 디바이스(860)가 도시된다.
대안으로서, 추가의 또는 상이한 프로세서가 시스템(800)에 존재할 수도 있다. 예를 들어, 부가적인 프로세서(들)(815)는 프로세서(810)와 동일한 부가적인 프로세서(들), 프로세서(810)에 대해 이종 또는 비대칭인 부가적인 프로세서(들), 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들과 같은), 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 프로세서를 포함할 수 있다. 아키텍처, 마이크로-아키텍처, 열, 전력 소비 특성, 및 그와 유사한 것을 포함하는 장점의 범위를 놓고 볼 때, 프로세서들(810, 815) 사이에는 다양한 차이들이 존재할 수 있다. 이러한 차이점들은 프로세서들(810, 815) 사이의 비대칭성 및 이질성으로서 효과적으로 나타날 수 있다. 적어도 하나의 실시예에 있어서, 다양한 프로세서들(810, 815)은 동일한 다이 패키지 내에 상주할 수 있다.
이제, 도 9를 참조하면, 본 개시의 일 실시예가 동작할 수 있는 시스템(900)의 블록도가 도시된다. 도 9는 프로세서(970, 980)를 나타낸다. 프로세서들(970, 980)은 통합 메모리와 I/O 제어 논리("CL")(972 및 982)를 각각 포함할 수 있고, 점대점(P-P) 인터페이스(978 및 988) 사이의 점대점 인터커넥트(950)를 통해 각자 서로 상호 통신한다. 프로세서들(970, 980) 각각은 도시된 바와 같이 각각의 P-P 인터페이스들(976 내지 994 및 986 내지 998)을 통해 점대점 인터커넥트(952 및 954)를 통해 칩셋(990)과 통신한다. 적어도 하나의 실시예에 있어서, CL(972, 982)은 통합 메모리 제어기 유닛을 포함할 수 있다. CL(972, 982)은 I/O 제어 논리를 포함할 수 있다. 도시된 바와 같이, 메모리들(932, 934)은 CL들(972, 982)에 결합되어 있고 I/O 디바이스들(914)은 또한 제어 논리(972, 982)에 결합되어 있다. 레거시 I/O 디바이스들(915)은 인터페이스(996)를 통해 칩셋(990)에 결합되어 있다.
실시예들은 많은 상이한 시스템 유형으로 구현될 수 있다. 도 10은 본 개시의 일 실시예에 따른 SoC(1000)의 블록도이다. 점선 박스들은 더 진보된 SoC들 상의 선택적 특징들이다. 도 10에서, 인터커넥트 유닛(들)(1012)은 다음에 결합된다: 하나 이상의 코어(1002A-N)들의 세트 및 공유 캐시 유닛(들)(1006)을 포함하는 애플리케이션 프로세서(1020); 시스템 에이전트 유닛(1010); 버스 제어기 유닛(들)(1016); 통합 메모리 제어기 유닛(들)(1014); 통합 그래픽 논리(1008), 정지 및/또는 비디오 카메라 기능을 제공하기 위한 이미지 프로세서(1024), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(1026), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(1028)를 포함할 수 있는 한 세트 또는 하나 이상의 매체 프로세서(1018); 정적 랜덤 액세스 메모리(SRAM) 유닛(1030); 직접 메모리 액세스(DMA) 유닛(1032); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(1040). 일 실시예에서, 메모리 모듈은 통합 메모리 제어기 유닛(들)(1014)에 포함될 수 있다. 또 다른 실시예에서, 메모리 모듈은 메모리를 액세스 및/또는 제어하는데 사용될 수 있는 SoC(1000)의 하나 이상의 다른 구성요소에 포함될 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(1006)의 세트, 및 통합 메모리 제어기 유닛들(1014)의 세트에 결합되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1006)의 세트는, 예를 들어, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC) 및/또는 이들의 조합들을 포함할 수 있다.
일부 실시예들에서, 코어들(1002A-N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1010)는 코어들(1002A-N)을 조정 및 조작하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1010)은 예를 들어, PCU(Power Control Unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1002A-N) 및 통합 그래픽 논리(1008)의 전력 상태를 조절하는 데 필요한 논리 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이들을 구동하기 위한 것이다.
코어들(1002A-N)은 아키텍처 및/또는 명령어 세트 측면에서 동종이거나 이종일 수 있다. 예를 들어, 코어(1002A-N)의 일부는 순차적인 반면, 다른 것은 비순차적일 수 있다. 다른 예로서, 코어들(1002A-N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 한편, 다른 것들은 그 명령어 세트의 서브세트 또는 다른 명령어 세트만을 실행할 수 있다.
애플리케이션 프로세서(1020)는 범용 프로세서, 예로서 코어(상표) i3, i5, i7, 2 듀오 및 쿼드, 제온(상표), 이타늄(상표), 원자(상표) 또는 쿼크(상표) 프로세서일 수 있고, 이들은 캘리포니아 산타클라라의 인텔(상표) 사로부터 입수 가능하다. 대안으로서, 애플리케이션 프로세서(1020)는 다른 회사, 예로서 ARM 홀딩스(상표) 사, MIPS(상표) 등으로부터 입수 가능할 수 있다. 애플리케이션 프로세서(1020)는 예로서 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코프로세서, 내장 프로세서 등과 같은 특수 목적 프로세서일 수 있다. 애플리케이션 프로세서(1020)는 1개 이상의 칩 상에 구현될 수 있다. 애플리케이션 프로세서(1020)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은, 다수의 프로세스 기술 중 임의의 기술을 이용하여 하나 이상의 기판의 일부이거나 및/또는 하나 이상의 기판 상에 구현될 수 있다.
도 11은 본 개시에 따른 시스템 온 칩(SoC) 설계의 실시예의 블록도이다. 특정한 예시적인 예로서, SoC(1100)는 사용자 장비(UE)에 포함되어 있다. 일 실시예에서, UE는 핸드헬드 전화, 스마트폰, 태블릿, 초박형 노트북, 광대역 어댑터를 가진 노트북, 또는 임의의 다른 유사한 통신 디바이스와 같이, 최종 사용자가 통신에 사용하는 임의의 디바이스를 지칭한다. 종종, UE는 사실상 GSM 네트워크 내의 이동국(MS)에 잠재적으로 대응하는 기지국 또는 노드에 접속한다.
여기에서, SOC(1100)는 2개의 코어 - 1106 및 1107을 포함한다. 코어(1106 및 1107)들은 Intel® Architecture Core™ 기반 프로세서, Advanced Micro Devices, Inc.(AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 설계와 같은 명령어 세트 구조, 또는 그의 고객은 물론이고, 이들의 라이센스 소지자 또는 채택자에 부응할 수 있다. 코어(1106 및 1107)들은 시스템(1100)의 다른 부분들과 통신하기 위해 버스 인터페이스 유닛(1109) 및 L2 캐시(1110)와 관련되어 있는 캐시 제어(1108)에 결합되어 있다. 인터커넥트(1110)는 설명된 개시의 하나 이상의 양태를 잠재적으로 구현하는, IOSF, AMBA, 또는 위에 논의된 다른 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(1110)는 SIM 카드와 인터페이스하기 위한 SIM(Subscriber Identity Module)(1130), SoC(1100)를 초기화 및 부팅하기 위해 코어(1106 및 1107)에 의한 실행을 위한 부트 코드를 유지하는 부트 ROM(1135), 외부 메모리(예로서, DRAM(1160))과 인터페이스하기 위한 SDRAM 제어기(1140), 비휘발성 메모리(예컨대, 플래시(1165))와 인터페이스하기 위한 플래시 제어기(1145), 주변 기기와 인터페이스하기 위한 주변 기기 제어(1150)(예를 들어, 직렬 주변 기기 인터페이스), 입력(예를 들어, 터치 인에이블드 입력)을 표시하고 수신하는 비디오 코덱(1120) 및 비디오 인터페이스(1125), 그래픽 관련 계산을 수행하는 GPU(1115) 등과 같은 다른 컴포넌트에 대한 통신 채널을 제공한다. 이들 인터페이스 중 임의의 것은 본 명세서에 설명된 개시의 양태들을 포함 할 수 있다. 게다가, 시스템(1100)은 블루투스 모듈(1170), 3G 모뎀(1175), GPS(1180), 및 와이파이(1185)와 같은 통신용 주변 기기를 예시하고 있다.
도 12는 여기서 논의되는 방법들 중 임의의 하나 이상을 머신이 실행하게 하는 명령어 세트가 실행될 수 있는 컴퓨터 시스템(1200)의 예시적인 형태의 머신의 도식적 표현을 도시하고 있다. 대안 실시예들에서, 머신은 LAN, 인트라넷, 엑스트라넷, 또는 인터넷 내에서 다른 머신들에 접속(예로서, 네트워킹)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 디바이스의 용량 내에서, 또는 피어 대 피어(또는 분산) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신은 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), PDA(Personal Digital Assistant), 셀 방식 전화기, 웹 애플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해 취해질 작용들을 특정하는 명령어들의 세트(순차적 또는 다른 식)를 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신만이 도시되지만, 용어 "머신"은 본 명세서에서 논의된 방법론들 중 임의의 하나 이상을 수행하기 위해 명령어들의 세트(또는 다수의 세트)를 개별적으로 또는 공동으로 실행하는 머신들의 임의의 집합을 포함하는 것으로도 간주되어야 한다.
컴퓨터 시스템(1200)은 처리 디바이스(1202), 메인 메모리(1204)(예를 들면, 판독 전용 메모리(ROM)), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM)(예를 들면, 동기식 DRAM(SDRAM) 또는 DRAM(RDRAM), 등), 정적 메모리(1206)(예를 들면, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM), 등), 및 데이터 저장 디바이스(1218)를 포함할 수 있으며, 이들은 서로 버스(1230)를 통해서 통신한다.
처리 디바이스(1202)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스들을 나타낸다. 더 구체적으로, 처리 디바이스는 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨터(RISC) 마이크로프로세서, 매우 긴 명령어 워드(VLIW) 마이크로프로세서, 또는 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 디바이스(1202)는 또한 주문형 반도체(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서, 등과 같은 1 이상의 전용 처리 디바이스일 수 있다. 일 실시예에서, 처리 디바이스(1202)는 하나 이상의 처리 코어를 포함할 수 있다. 처리 디바이스(1202)는 본 명세서에서 논의된 동작 및 단계를 수행하기 위해 처리 논리(1226) 실행하도록 구성된다.
컴퓨터 시스템(1200)은 네트워크(1220)에 통신 가능하게 연결된 네트워크 인터페이스 디바이스(1208)를 더 포함할 수 있다. 컴퓨터 시스템(1200)은 또한 비디오 디스플레이 유닛(1210)(예를 들면, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 영숫자 입력 디바이스(1212)(예를 들면, 키보드), 커서 제어 디바이스(1214)(예를 들면, 마우스), 및 신호 생성 디바이스(1216)(예를 들면, 스피커)를 포함할 수 있다. 더욱이, 컴퓨터 시스템(1200)은 그래픽 처리 유닛(1222), 비디오 처리 유닛(1228), 및 오디오 처리 유닛(1232)을 포함할 수 있다.
데이터 저장 디바이스(1218)는 본 명세서에서 설명되는 기능들의 방법들 중 임의의 하나 이상을 구현하는, 예를 들어 전술한 바와 같은 메모리 명확화에 대한 스토어 어드레스 예측을 구현하는 소프트웨어(1226)가 저장되어 있는 머신-액세스가능 저장 매체(1224)를 포함할 수 있다. 소프트웨어(1226)는 또한 컴퓨터 시스템(1200)에 의한 그것의 실행 동안 명령어(1226)로서 메인 메모리(1204) 내에 및/또는 처리 논리(1226)로서 처리 디바이스(1202) 내에 완전히 또는 최소한 부분적으로 상주할 수 있으며; 메인 메모리(1204) 및 처리 디바이스(1202)는 또한 머신-액세스 가능한 저장 매체를 구성한다.
머신 -판독 가능 저장 매체(1224)는 또한 스토어 어드레스 예측을 구현하는 스토어 명령어(1226) 및/또는 상기 애플리케이션을 호출하는 메소드를 포함하는 소프트웨어 라이브러리를 저장하는 데 사용될 수 있다. 머신 액세스 가능 저장 매체(1128)는 예시적인 실시예에서 단일 매체인 것으로 도시되지만, 용어 "머신 액세스 가능 저장 매체"는 명령어들의 하나 이상의 세트를 저장하는 단일 매체 또는 다수의 매체(예로서, 중앙 또는 분산 데이터베이스 및/또는 관련 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. 용어 "머신 판독 가능 저장 매체"는 또한, 머신에 의해 실행하기 위한 명령어 세트를 저장, 인코딩 또는 운반할 수 있고, 머신으로 하여금 본 발명의 방법들 중 어느 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서, 용어 "머신 액세스 가능 저장 매체"는 반도체 메모리들 및 광학 및 자기 매체들을 포함하지만 이에 한정되지 않는 것으로 간주되어야 한다.
하기 예는 추가의 추가 실시예에 관한 것이다. 예 1은 작업을 실행하기 위한 처리 코어 및 상기 처리 코어에 결합된 메모리 관리 유닛을 포함하는 처리 시스템이다. 상기 메모리 관리 유닛은 메모리 프레임의 하나 이상의 식별자, 보호 키 및 하나 이상의 메모리 프레임이 사용자 모드에 따라 또는 관리자 모드에 따라 액세스 가능한지를 나타내는 액세스 모드 비트를 포함하는 페이지 테이블 엔트리를 저장하기 위한 저장 유닛, 복수의 필드를 포함하는 제1 허가 레지스터 - 각각의 필드는 상기 사용자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 - 및 복수의 필드를 저장하는 제2 허가 레지스터 - 각각의 필드는 상기 관리자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -를 포함한다.
예 2에서, 예 1의 주제는 상기 메모리 관리 유닛은 상기 제1 허가 레지스터에 결합된 제1 입력, 상기 제2 허가 레지스터에 결합된 제2 입력 및 상기 액세스 모드 비트에 결합된 제어 핀을 포함하는 멀티플렉서를 더 포함한다는 것을 선택적으로 제공할 수 있다.
예 3에서, 예 1 및 2 중 어느 하나의 주제는 상기 멀티플렉서는 상기 사용자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제1 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제1 비트 세트를 상기 멀티플렉서의 출력에 제공하고, 상기 멀티플렉서는 상기 관리자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제2 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제2 비트 세트를 상기 멀티플렉서의 상기 출력에 제공하는 것을 선택적으로 제공할 수 있다.
예 4에서, 예 3의 주제는 상기 제1 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되고, 상기 제2 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택된다는 것을 선택적으로 제공할 수 있다.
예 5에서, 예 4의 주제는 상기 제1 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 제2 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함한다는 것을 선택적으로 제공할 수 있다.
예 6에서, 예 5의 주제는 상기 페이지 테이블 엔트리는 복수의 상태 비트를 포함한다는 것을 선택적으로 제공할 수 있다.
예 7에서, 예 6의 주제는 상기 메모리 관리 유닛은 상기 복수의 상태 비트를 수신하고, 상기 복수의 상태 비트에 기초하여 제1 메모리 액세스 허가 세트를 결정하기 위한 제어기를 포함하고, 상기 제1 메모리 액세스 허가 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함한다는 것을 선택적으로 제공할 수 있다.
예 8에서, 예 7의 주제는 상기 메모리 관리 유닛은 상기 제1 메모리 액세스 허가 세트를 수신하기 위한 제1 입력 및 상기 멀티플렉서의 상기 출력으로부터 제2 메모리 액세스 허가 세트를 수신하기 위한 제2 입력을 포함하는 AND 논리를 포함하고, 상기 AND 논리는 상기 제1 메모리 액세스 허가 세트 및 상기 제2 메모리 액세스 허가 세트에 기초하여 최종 메모리 액세스 허가의 세트를 생성한다는 것을 선택적으로 제공할 수 있다.
예 9에서, 예 8의 주제는 상기 메모리 관리 유닛은 상기 최종 메모리 액세스 허가에 기초하여 상기 하나 이상의 메모리 프레임에 대한 작업 액세스를 제공한다는 것을 선택적으로 제공할 수 있다.
예 10에서, 예 1의 주제는 상기 작업은 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나의 액세스의 특권 레벨을 갖는다는 것을 선택적으로 제공할 수 있다.
예 11, 10에서, 예 1 및 10 중 어느 하나의 주제는 상기 제1 허가 레지스터는 상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 특권 레벨을 갖는 작업에 의해 액세스 가능하다는 것을 선택적으로 제공할 수 있다 .
예 12에서, 예 11의 주제는 상기 제1 허가 레지스터는 상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 상기 특권 레벨을 갖는 상기 작업에 의해 설정 가능한 다수의 허가 비트를 포함한다는 것을 선택적으로 제공할 수 있다.
예 13에서, 예 12의 주제는 상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 상기 특권 레벨을 갖는 상기 작업은 상기 제1 허가 레지스터에 저장된 허가 비트를 식별하고, 상기 허가를 디스에이블하도록 상기 허가 비트를 설정한다는 것을 선택적으로 제공할 수 있다.
예 14에서, 예 13의 주제는 상기 보호 키는 n개의 비트를 포함하고, 상기 제1 및 제2 허가 레지스터 각각은 2n개의 필드를 포함한다는 것을 선택적으로 제공할 수 있다.
예 15는 메모리 및 상기 메모리에 통신적으로 결합된 프로세서를 포함하는 시스템 온 칩(SoC)이며, 상기 프로세서는 작업을 실행하기 위한 처리 코어 및 상기 처리 코어에 결합된 메모리 관리 유닛을 포함하고, 상기 메모리 관리 유닛은 메모리 프레임의 하나 이상의 식별자, 보호 키 및 하나 이상의 메모리 프레임이 사용자 모드에 따라 또는 관리자 모드에 따라 액세스 가능한지를 나타내는 액세스 모드 비트를 포함하는 페이지 테이블 엔트리를 저장하기 위한 저장 유닛, 복수의 필드를 포함하는 제1 허가 레지스터 - 각각의 필드는 상기 사용자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 - 및 복수의 필드를 저장하는 제2 허가 레지스터 - 각각의 필드는 상기 관리자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -를 포함한다.
예 16에서, 예 15의 주제는 상기 메모리 관리 유닛은 상기 제1 허가 레지스터에 결합된 제1 입력, 상기 제2 허가 레지스터에 결합된 제2 입력 및 상기 액세스 모드 비트에 결합된 제어 핀을 포함하는 멀티플렉서를 더 포함한다는 것을 선택적으로 제공할 수 있다.
예 17에서, 예 15 및 16 중 어느 하나의 주제는 상기 멀티플렉서는 상기 사용자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제1 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제1 비트 세트를 상기 멀티플렉서의 출력에 제공하고, 상기 멀티플렉서는 상기 관리자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제2 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제2 비트 세트를 상기 멀티플렉서의 상기 출력에 제공하는 것을 선택적으로 제공할 수 있다.
예 18에서, 예 17의 주제는 상기 제1 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되고, 상기 제2 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택된다는 것을 선택적으로 제공할 수 있다.
예 19에서, 예 17의 주제는 상기 제1 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 제2 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함한다는 것을 선택적으로 제공할 수 있다.
예 20에서, 예 19의 주제는 상기 페이지 테이블 엔트리는 복수의 상태 비트를 포함하고, 상기 메모리 관리 유닛은 상기 복수의 상태 비트를 수신하고, 상기 복수의 상태 비트에 기초하여 제1 메모리 액세스 허가 세트를 결정하기 위한 제어기를 포함하고, 상기 제1 메모리 액세스 허가 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 메모리 관리 유닛은 상기 제1 메모리 액세스 허가 세트를 수신하기 위한 제1 입력 및 상기 멀티플렉서의 상기 출력으로부터 제2 메모리 액세스 허가 세트를 수신하기 위한 제2 입력을 포함하는 AND 논리를 포함하고, 상기 AND 논리는 상기 제1 메모리 액세스 허가 세트 및 상기 제2 메모리 액세스 허가 세트에 기초하여 최종 메모리 액세스 허가의 세트를 생성한다는 것을 선택적으로 제공할 수 있다.
예 21은 작업의 특권 레벨에 기초하여 상기 작업의 액세스 모드를 처리 코어에 의해 결정하는 단계 - 상기 액세스 모드는 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나임 -, 상기 작업에 의해 할당된 메모리 프레임의 식별자를 결정하는 단계, 운영 체제를 실행하는 상기 처리 코어에 의해 상기 작업에 대한 보호 키를 선택하는 단계, 및 상기 보호 키, 상기 액세스 모드 및 상기 식별자를 상기 처리 코어에 결합된 메모리 관리 유닛의 페이지 테이블 엔트리에 저장하는 단계를 포함하는 방법이다.
예 22에서, 예 21의 주제는 상기 작업에 대한 메모리 액세스 허가를 결정하는 단계 - 상기 메모리 액세스 허가는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함함 -, 상기 액세스 모드에 기초하여, 상기 사용자 모드 액세스를 위해 할당된 제1 허가 레지스터 또는 상기 관리자 모드 액세스를 위해 할당된 제2 허가 레지스터 중 하나를 선택하는 단계, 상기 보호 키에 기초하여, 상기 제1 허가 레지스터 또는 상기 제2 허가 레지스터 중 상기 선택된 하나 내의 필드를 식별하는 단계, 및 상기 식별된 필드에 상기 메모리 액세스 허가를 저장하는 단계를 더 포함할 수 있다.
예 23에서, 예 21 및 예 22 중 어느 하나의 주제는 상기 제1 허가 레지스터가 상기 사용자 모드 액세스의 특권 레벨을 갖는 상기 작업에 의해 액세스 가능하고, 상기 제1 허가 레지스터는 상기 사용자 모드 액세스의 상기 특권 레벨을 갖는 상기 작업에 의해 설정 가능한 기입 디스에이블 비트를 포함하는 것을 선택적으로 제공할 수 있다.
예 24는 예 21 및 22 중 어느 하나의 주제를 수행하기 위한 수단을 포함하는 장치이다.
예 25는 실행될 때 동작을 수행하는 프로그램 코드가 저장된 머신 판독 가능 비일시적 매체이며, 상기 동작은 작업의 특권 레벨에 기초하여 상기 작업의 액세스 모드를 처리 코어에 의해 결정하는 동작 - 상기 액세스 모드는 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나임 -, 상기 작업에 의해 할당된 메모리 프레임의 식별자를 결정하는 동작, 운영 체제를 실행하는 상기 처리 코어에 의해 상기 작업에 대한 보호 키를 선택하는 동작, 및 상기 보호 키, 상기 액세스 모드 및 상기 식별자를 상기 처리 코어에 결합된 메모리 관리 유닛의 페이지 테이블 엔트리에 저장하는 동작을 포함한다.
예 26에서, 예 25의 주제는 상기 작업에 대한 메모리 액세스 허가를 결정하는 동작 - 상기 메모리 액세스 허가는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함함 -, 상기 액세스 모드에 기초하여, 상기 사용자 모드 액세스를 위해 할당된 제1 허가 레지스터 또는 상기 관리자 모드 액세스를 위해 할당된 제2 허가 레지스터 중 하나를 선택하는 동작, 상기 보호 키에 기초하여, 상기 제1 허가 레지스터 또는 상기 제2 허가 레지스터 중 상기 선택된 하나 내의 필드를 식별하는 동작, 및 상기 식별된 필드에 상기 메모리 액세스 허가를 저장하는 동작을 더 포함할 수 있다.
본 개시는 제한된 수의 실시예들과 관련하여 설명되었지만, 본 분야의 기술자들은 그로부터의 다수의 변경들 및 변형들을 이해할 것이다. 첨부된 청구항들은 본 개시의 진정한 사상 및 범위 내에 속하는 바와 같은 그러한 모든 변경들 및 변형들을 커버하는 것이 의도된다.
설계는 작성으로부터 시뮬레이션을 거쳐 제조에 이르기까지 다양한 단계들을 거칠 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 나타낼 수 있다. 먼저, 시뮬레이션들에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 다른 기능 기술 언어(functional description language)를 이용하여 표현될 수 있다. 또한, 논리 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델은 설계 프로세스의 일부 단계들에서 생성될 수 있다. 더욱이, 대부분의 설계들은, 일부 단계에서, 하드웨어 모델의 다양한 디바이스들의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기법들이 이용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생성하는데 사용되는 마스크들에 대한 상이한 마스크 층들 상의 다양한 특징들의 유무를 명시하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리, 또는 디스크와 같은 자기 또는 광학 저장소는, 정보를 전송하기 위해 변조되거나 다른 방식으로 발생하는 광학 또는 전기적 파동을 통해 전송되는 그러한 정보를 저장하는 머신 판독가능 매체일 수 있다. 코드 또는 설계를 나타내거나 전달하는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링 또는 재전송이 수행되는 한, 새로운 사본이 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 본 개시의 실시예들의 기술들을 구현하는, 반송파 내에 인코딩된 정보와 같은 항목(article)을 유형의 머신 판독 가능 매체 상에 적어도 일시적으로 저장할 수 있다.
여기서 사용되는 바와 같은 모듈은 하드웨어, 소프트웨어 그리고/또는 펌웨어의 임의의 조합을 언급한다. 일례로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응된 코드를 저장하기 위한 비일시적 매체와 관련된, 마이크로컨트롤러와 같은 하드웨어를 포함한다. 그러므로, 하나의 실시예에서, 모듈에 대한 참조는 비일시적 매체 상에 유지될 코드를 인식 및/또는 실행하도록 구체적으로 구성되는 하드웨어를 지칭한다. 게다가, 다른 실시예에서, 모듈의 사용은 미리 결정된 동작들을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 특별히 적응되는 코드를 포함하는 비일시적인 매체를 지칭한다. 그리고, 추정될 수 있는 바와 같이, 또 다른 실시예에서, (이 예에서) 모듈이라는 용어는 마이크로컨트롤러와 비일시적 매체의 조합을 지칭할 수 있다. 별개의 것으로 도시되는 모듈 경계들은 종종 일반적으로 변하고 잠재적으로 겹친다. 예를 들어, 제1 및 제2 모듈은, 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 잠재적으로 보유하면서, 하드웨어, 소프트웨어, 펌웨어, 또는 그 조합을 공유할 수 있다. 일 실시예에서, 논리라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그램가능한 논리 디바이스와 같은 그 외의 하드웨어를 포함한다.
일 실시예에서, '~하도록 구성된(configured to)'이라는 문구의 사용은, 지정되거나 결정된 작업을 수행하기 위해 장치, 하드웨어, 논리, 또는 요소를 배열하는 것(arranging), 조립하는 것(putting together), 제조하는 것(manufacturing), 판매 제안하는 것(offering to sell), 수입(importing), 및/또는 설계하는 것을 지칭한다. 이 예에서, 동작하고 있지 않은 장치 또는 그의 요소는 지정된 작업을 수행하도록 설계, 결합 및/또는 상호접속되는 경우에 상기 지정된 작업을 수행하도록 여전히 '구성'된다. 전적으로 예시적인 예로서, 논리 게이트는 동작 동안 0 또는 1을 제공할 수 있다. 그러나, 클럭에 인에이블 신호를 제공하도록 '구성'되는 논리 게이트는 1 또는 0을 제공할 수 있는 모든 잠재적인 논리 게이트를 포함하지 않는다. 그 대신에, 논리 게이트는, 동작 동안 1 또는 0 출력이 클럭을 인에이블시키는 일부 방식으로 연결된 것이다. "~하도록 구성되는"이라는 용어의 사용은 동작을 필요로 하지 않는 대신에, 장치, 하드웨어, 및/또는 요소의 잠재적인 상태에 집중한다는 점에 다시 한 번 유의하고, 여기서 잠재적인 상태에서 장치, 하드웨어, 및/또는 요소는 장치, 하드웨어, 및/또는 요소가 동작할 때 특정 작업을 수행하도록 설계된다.
더구나, 일 실시예에서, '~로(to)', '~하도록/를 할 수 있는(capable of/to)', 및/또는 '~하도록 동작가능한(operable to)'이라는 문구의 사용은 특정한 방식으로 장치, 논리, 하드웨어, 및/또는 요소의 사용을 인에이블시키는 그러한 방식으로 설계된 일부 장치, 논리, 하드웨어, 및/또는 요소를 지칭한다. 위와 같이 유의할 점은, 일 실시예에서, '~로', '~하도록 할 수 있는' 또는 '~로 동작 가능한'의 사용은 장치, 논리, 하드웨어, 및/또는 요소의 잠재 상태를 지칭하며, 여기서 장치, 논리 하드웨어, 및/또는 요소는 동작 중이지는 않지만, 특정 방식으로 장치의 사용을 인에이블시키는 그러한 방식으로 설계되어 있다는 것이다.
본 명세서에서 사용된 값은, 숫자, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨들, 논리 값들 또는 논리적인 값들의 사용은 이진 논리 상태들을 간단히 표현하는 1들 및 0들로서 지칭된다. 예를 들어, 1은 높은 논리 레벨을 지칭하고 0은 낮은 논리 레벨을 지칭한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일 논리 값 또는 다중 논리 값을 보유할 수 있다. 그러나, 컴퓨터 시스템에서의 값들에 대한 그 외의 표현들이 사용되어 왔다. 예를 들어, 십진법 수 10은 이진 값의 910 및 16진법의 문자 A로서 표현될 수도 있다. 따라서, 값은 컴퓨터 시스템 내에 보유될 수 있는 정보의 임의의 표현을 포함한다.
게다가, 상태들은 값들 또는 값들의 부분에 의해 표현될 수 있다. 일례로서, 논리 1과 같은 제1 값은 디폴트 또는 초기 상태를 나타낼 수 있고, 논리 0과 같은 제2 값은 디폴트가 아닌 상태를 나타낼 수 있다. 또한, 하나의 실시예에서, 용어 재설정 및 설정은 각각 디폴트 및 갱신된 값 또는 상태를 지칭한다. 예를 들어, 디폴트 값은 잠재적으로 하이 논리 값, 즉 재설정을 포함하는 반면, 갱신된 값은 잠재적으로 로우 논리 값, 즉 설정을 포함한다. 값들의 임의 조합은 임의의 수의 상태들을 나타내기 위하여 값들의 임의의 조합이 사용될 수 있다는 것을 유의한다.
전술한 방법들, 하드웨어, 소프트웨어, 펌웨어 또는 코드의 실시예들은 처리 요소에 의해 실행 가능한 머신-액세스가능, 머신 판독가능, 컴퓨터 액세스가능, 또는 컴퓨터 판독가능 매체 상에 저장된 명령어들 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스 가능/판독 가능 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독 가능한 형태로 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들어, 비일시적 머신 액세스 가능 매체는 랜덤 액세스 메모리(RAM), 이를테면, 정적 RAM(SRAM) 또는 동적 RAM(DRAM); ROM; 자기 또는 광학 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광학 저장 디바이스; 음향 저장 디바이스; 그로부터 정보를 수신할 수 있는 비일시적 매체들과 구별되는, 일시적(전파된) 신호들(예컨대, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 유지하기 위한 다른 형태의 저장 디바이스 등을 포함한다.
본 개시의 실시예들을 수행하도록 논리를 프로그래밍하는 데 사용되는 명령어들은 DRAM, 캐시, 플래시 메모리, 또는 다른 저장소와 같은 시스템 내의 메모리 내에 저장될 수 있다. 또한, 이러한 명령어들은 네트워크를 통해 또는 다른 컴퓨터 판독가능 매체에 의해 분포될 수 있다. 따라서, 머신 판독 가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있지만, 플로피 디스켓, 광학 디스크, 컴팩트 디스크, 판독 전용 메모리(CD-ROM), 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 자기 또는 광학 카드, 플래시 메모리, 또는 전기, 광학, 음향, 또는 다른 형태의 전파 신호들(예컨대, 반송파들, 적외선 신호들, 디지털 신호들, 등)을 통해 인터넷을 경유하여 정보를 전송하는데 이용되는 유형의 머신 판독 가능 저장소에 제한되지는 않는다. 따라서, 컴퓨터 판독가능 매체는, 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 전자적 명령어들 또는 정보를 저장하거나 전송하기에 적합한 임의 유형의 머신 판독가능 매체를 포함한다.
본 명세서 전반에서 "일 실시예" 또는 "실시예"에 대한 참조는 그 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 본 개시내용의 적어도 하나의 실시예 내에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에서 다양한 곳에서의 "일 실시예에서" 또는 "실시예에서"라는 표현들의 출현들은 반드시 모두가 동일 실시예를 지칭하지는 않는다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다.
상기 명세서에서, 상세한 설명은 특정한 예시적인 실시예들과 관련하여 주어졌다. 그러나, 첨부된 청구항들에서 설명되는 바와 같은 본 개시의 더 넓은 사상 및 범위로부터 벗어나지 않고서 실시예들에 대해 다양한 수정들 및 변경들이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면들은 한정적인 의미가 아니라 예시적인 의미로 간주되어야 한다. 또한, 실시예 및 기타 예시적인 언어의 상기 사용은 반드시 동일한 실시예 또는 동일한 예를 지칭할 필요는 없지만, 상이하고 구별되는 실시예들뿐만 아니라, 잠재적으로 동일한 실시예를 지칭할 수도 있다.

Claims (25)

  1. 처리 시스템으로서,
    작업을 실행하기 위한 처리 코어; 및
    상기 처리 코어에 결합된 메모리 관리 유닛
    을 포함하고, 상기 메모리 관리 유닛은
    메모리 프레임의 하나 이상의 식별자, 보호 키, 및 하나 이상의 메모리 프레임이 사용자 모드에 따라 또는 관리자 모드에 따라 액세스 가능한지를 나타내는 액세스 모드 비트를 포함하는 페이지 테이블 엔트리를 저장하기 위한 저장 유닛;
    복수의 필드를 포함하는 제1 허가 레지스터 - 각각의 필드는 상기 사용자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -; 및
    복수의 필드를 저장하는 제2 허가 레지스터 - 각각의 필드는 상기 관리자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -
    를 포함하는 처리 시스템.
  2. 제1항에 있어서,
    상기 메모리 관리 유닛은 상기 제1 허가 레지스터에 결합된 제1 입력, 상기 제2 허가 레지스터에 결합된 제2 입력 및 상기 액세스 모드 비트에 결합된 제어 핀을 포함하는 멀티플렉서를 더 포함하는 처리 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 멀티플렉서는 상기 사용자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제1 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제1 비트 세트를 상기 멀티플렉서의 출력에 제공하고, 상기 멀티플렉서는 상기 관리자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제2 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제2 비트 세트를 상기 멀티플렉서의 상기 출력에 제공하는 처리 시스템.
  4. 제3항에 있어서,
    상기 제1 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되고, 상기 제2 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되는 처리 시스템.
  5. 제3항에 있어서,
    상기 제1 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 제2 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하는 처리 시스템.
  6. 제5항에 있어서,
    상기 페이지 테이블 엔트리는 복수의 상태 비트를 포함하는 처리 시스템.
  7. 제6항에 있어서,
    상기 메모리 관리 유닛은 상기 복수의 상태 비트를 수신하고, 상기 복수의 상태 비트에 기초하여 제1 메모리 액세스 허가 세트를 결정하기 위한 제어기를 포함하고, 상기 제1 메모리 액세스 허가 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하는 처리 시스템.
  8. 제7항에 있어서,
    상기 메모리 관리 유닛은 상기 제1 메모리 액세스 허가를 수신하기 위한 제1 입력 및 상기 멀티플렉서의 상기 출력으로부터 제2 메모리 액세스 허가 세트를 수신하기 위한 제2 입력을 포함하는 AND 논리를 포함하고, 상기 AND 논리는 상기 제1 메모리 액세스 허가 세트 및 상기 제2 메모리 액세스 허가 세트에 기초하여 최종 메모리 액세스 허가 세트를 생성하는 처리 시스템.
  9. 제8항에 있어서,
    상기 메모리 관리 유닛은 상기 최종 메모리 액세스 허가에 기초하여 상기 하나 이상의 메모리 프레임에 대한 작업 액세스를 제공하는 처리 시스템.
  10. 제1항에 있어서,
    상기 작업은 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나의 액세스의 특권 레벨을 갖는 처리 시스템.
  11. 제1항 또는 제10항에 있어서,
    상기 제1 허가 레지스터는 상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 특권 레벨을 갖는 작업에 의해 액세스 가능한 처리 시스템.
  12. 제11항에 있어서,
    상기 제1 허가 레지스터는 상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 상기 특권 레벨을 갖는 상기 작업에 의해 설정 가능한 다수의 허가 비트를 포함하는 처리 시스템.
  13. 제12항에 있어서,
    상기 사용자 모드 액세스 또는 상기 관리자 모드 액세스 중 하나의 액세스의 상기 특권 레벨을 갖는 상기 작업은 상기 제1 허가 레지스터에 저장된 허가 비트를 식별하고, 상기 허가를 디스에이블하도록 상기 허가 비트를 설정하는 처리 시스템.
  14. 제1항에 있어서,
    상기 보호 키는 n개의 비트를 포함하고, 상기 제1 및 제2 허가 레지스터 각각은 2n개의 필드를 포함하는 처리 시스템.
  15. 시스템 온 칩(SoC)으로서,
    메모리; 및
    상기 메모리에 통신적으로 결합된 프로세서
    를 포함하고, 상기 프로세서는
    작업을 실행하기 위한 처리 코어; 및
    상기 처리 코어에 결합된 메모리 관리 유닛
    을 포함하고, 상기 메모리 관리 유닛은
    메모리 프레임의 하나 이상의 식별자, 보호 키, 및 하나 이상의 메모리 프레임이 사용자 모드에 따라 또는 관리자 모드에 따라 액세스 가능한지를 나타내는 액세스 모드 비트를 포함하는 페이지 테이블 엔트리를 저장하기 위한 저장 유닛;
    복수의 필드를 포함하는 제1 허가 레지스터 - 각각의 필드는 상기 사용자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -; 및
    복수의 필드를 저장하는 제2 허가 레지스터 - 각각의 필드는 상기 관리자 모드 하에서 메모리 액세스 허가 세트를 반영하는 비트 세트를 포함함 -
    를 포함하는 SoC.
  16. 제15항에 있어서,
    상기 메모리 관리 유닛은 상기 제1 허가 레지스터에 결합된 제1 입력, 상기 제2 허가 레지스터에 결합된 제2 입력 및 상기 액세스 모드 비트에 결합된 제어 핀을 포함하는 멀티플렉서를 더 포함하는 SoC.
  17. 제15항 또는 제16항에 있어서,
    상기 멀티플렉서는 상기 사용자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제1 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제1 비트 세트를 상기 멀티플렉서의 출력에 제공하고, 상기 멀티플렉서는 상기 관리자 모드를 나타내는 상기 액세스 모드 비트에 응답하여 상기 제2 허가 레지스터의 상기 복수의 필드 중 하나에 저장된 제2 비트 세트를 상기 멀티플렉서의 상기 출력에 제공하는 SoC.
  18. 제17항에 있어서,
    상기 제1 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되고, 상기 제2 허가 레지스터의 상기 복수의 필드 중 상기 하나는 상기 페이지 테이블 엔트리의 상기 보호 키에 따라 선택되는 SoC.
  19. 제17항에 있어서,
    상기 제1 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 제2 비트 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하는 SoC.
  20. 제19항에 있어서,
    상기 페이지 테이블 엔트리는 복수의 상태 비트를 포함하고, 상기 메모리 관리 유닛은 상기 복수의 상태 비트를 수신하고, 상기 복수의 상태 비트에 기초하여 제1 메모리 액세스 허가 세트를 결정하기 위한 제어기를 포함하고, 상기 제1 메모리 액세스 허가 세트는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함하고, 상기 메모리 관리 유닛은 상기 제1 메모리 액세스 허가를 수신하기 위한 제1 입력 및 상기 멀티플렉서의 상기 출력으로부터 제2 메모리 액세스 허가 세트를 수신하기 위한 제2 입력을 포함하는 AND 논리를 포함하고, 상기 AND 논리는 상기 제1 메모리 액세스 허가 세트 및 상기 제2 메모리 액세스 허가 세트에 기초하여 최종 메모리 액세스 허가의 세트를 생성하는 SoC.
  21. 방법으로서,
    작업의 특권 레벨에 기초하여 상기 작업의 액세스 모드를 처리 코어에 의해 결정하는 단계 - 상기 액세스 모드는 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나임 -;
    상기 작업에 의해 할당된 메모리 프레임의 식별자를 결정하는 단계;
    운영 체제를 실행하는 상기 처리 코어에 의해 상기 작업에 대한 보호 키를 선택하는 단계; 및
    상기 보호 키, 상기 액세스 모드 및 상기 식별자를 상기 처리 코어에 결합된 메모리 관리 유닛의 페이지 테이블 엔트리에 저장하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 작업에 대한 메모리 액세스 허가를 결정하는 단계 - 상기 메모리 액세스 허가는 판독 허가를 나타내는 제1 비트, 기입 허가를 나타내는 제2 비트 또는 실행 허가를 나타내는 제3 비트 중 적어도 하나를 포함함 -;
    상기 액세스 모드에 기초하여, 상기 사용자 모드 액세스를 위해 할당된 제1 허가 레지스터 또는 상기 관리자 모드 액세스를 위해 할당된 제2 허가 레지스터 중 하나를 선택하는 단계;
    상기 보호 키에 기초하여, 상기 제1 허가 레지스터 또는 상기 제2 허가 레지스터 중 상기 선택된 하나 내의 필드를 식별하는 단계; 및
    상기 식별된 필드에 상기 메모리 액세스 허가를 저장하는 단계
    를 더 포함하는 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 제1 허가 레지스터는 상기 사용자 모드 액세스의 특권 레벨을 갖는 상기 작업에 의해 액세스 가능하고, 상기 제1 허가 레지스터는 상기 사용자 모드 액세스의 상기 특권 레벨을 갖는 상기 작업에 의해 설정 가능한 기입 디스에이블 비트를 포함하는 방법.
  24. 제21항 또는 제22항의 방법을 수행하기 위한 수단을 포함하는 장치.
  25. 프로그램 코드를 저장하는 머신 판독 가능 비일시적 매체로서,
    상기 프로그램 코드는 실행될 때 동작을 수행하고, 상기 동작은
    작업의 특권 레벨에 기초하여 상기 작업의 액세스 모드를 처리 코어에 의해 결정하는 동작 - 상기 액세스 모드는 사용자 모드 액세스 또는 관리자 모드 액세스 중 하나임 -;
    상기 작업에 의해 할당된 메모리 프레임의 식별자를 결정하는 동작;
    운영 체제를 실행하는 상기 처리 코어에 의해 상기 작업에 대한 보호 키를 선택하는 동작; 및
    상기 보호 키, 상기 액세스 모드 및 상기 식별자를 상기 처리 코어에 결합된 메모리 관리 유닛의 페이지 테이블 엔트리에 저장하는 동작
    을 포함하는 머신 판독 가능 비일시적 매체.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10126985B2 (en) 2015-06-24 2018-11-13 Intel Corporation Application driven hardware cache management
EP3584708B1 (en) 2015-12-15 2022-05-11 LZLabs GmbH Protection key management and prefixing in virtual address space legacy emulation system
US9852084B1 (en) * 2016-02-05 2017-12-26 Apple Inc. Access permissions modification
US10346306B2 (en) 2016-04-02 2019-07-09 Intel Corporation Processor and method for memory performance monitoring utilizing a monitor flag and first and second allocators for allocating virtual memory regions
US20180024944A1 (en) * 2016-07-22 2018-01-25 Qualcomm Incorporated Methods and apparatus for access control in shared virtual memory configurations
US10114768B2 (en) 2016-08-29 2018-10-30 Intel Corporation Enhance memory access permission based on per-page current privilege level
US10713177B2 (en) 2016-09-09 2020-07-14 Intel Corporation Defining virtualized page attributes based on guest page attributes
US10884952B2 (en) * 2016-09-30 2021-01-05 Intel Corporation Enforcing memory operand types using protection keys
US10866902B2 (en) * 2016-12-28 2020-12-15 Intel Corporation Memory aware reordered source
US20180285262A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Techniques for shared virtual memory access protection
US20200184115A1 (en) * 2017-08-08 2020-06-11 Ric B RICHARDSON Method and Apparatus for Operating a Computer
US11687654B2 (en) * 2017-09-15 2023-06-27 Intel Corporation Providing isolation in virtualized systems using trust domains
EP3540618B1 (en) * 2018-03-15 2023-01-25 Rohde & Schwarz GmbH & Co. KG Portable storage apparatus
US10684945B2 (en) * 2018-03-29 2020-06-16 Intel Corporation System, apparatus and method for providing key identifier information in a non-canonical address space
US10915457B2 (en) 2018-08-30 2021-02-09 Micron Technology, Inc. Memory access control through permissions specified in page table entries for execution domains
US10915465B2 (en) 2018-08-30 2021-02-09 Micron Technology, Inc. Memory configured to store predefined set of domain registers for instructions being executed in computer processors
US11500665B2 (en) 2018-08-30 2022-11-15 Micron Technology, Inc. Dynamic configuration of a computer processor based on the presence of a hypervisor
US11182507B2 (en) 2018-08-30 2021-11-23 Micron Technology, Inc. Domain crossing in executing instructions in computer processors
US11481241B2 (en) 2018-08-30 2022-10-25 Micron Technology, Inc. Virtual machine register in a computer processor
US10942863B2 (en) 2018-08-30 2021-03-09 Micron Technology, Inc. Security configurations in page table entries for execution domains using a sandbox application operation
US11914726B2 (en) * 2018-08-30 2024-02-27 Micron Technology, Inc. Access control for processor registers based on execution domains
US11188477B2 (en) 2018-09-11 2021-11-30 Apple Inc. Page protection layer
US11366895B2 (en) * 2018-09-28 2022-06-21 Intel Corporation Mitigating side-channel attacks using executable only memory (XOM)
US11003584B2 (en) 2019-02-28 2021-05-11 Intel Corporation Technology for managing memory tags
EP3761205A1 (en) * 2019-07-04 2021-01-06 Secure Thingz Limited System-on-chip arrangement
US11573710B2 (en) * 2019-08-20 2023-02-07 Microsoft Technology Licensing, Llc Protection domains for files at file-level or page-level
US11734440B2 (en) 2019-09-09 2023-08-22 Arm Limited Memory access transaction with security check indication
CN110990331B (zh) * 2019-12-03 2023-09-05 飞腾信息技术有限公司 片上系统密钥管理方法、装置、设备及可读存储介质
GB2611823B (en) * 2021-10-18 2023-10-11 Advanced Risc Mach Ltd Technique for handling sealed capabilities

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040105298A1 (en) * 2002-11-18 2004-06-03 Arm Limited Apparatus and method for managing processor configuration data
US20060036830A1 (en) * 2004-07-31 2006-02-16 Dinechin Christophe De Method for monitoring access to virtual memory pages
US20080244206A1 (en) * 2007-03-30 2008-10-02 Samsung Electronics Co., Ltd. Method of controlling memory access
US20120124429A1 (en) * 2010-11-16 2012-05-17 Hyun-Joo Ahn Apparatus and method for tracing memory access information

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020046305A1 (en) 1999-02-17 2002-04-18 Babaian Boris A. Method for effective binary translation between different instruction sets using emulated supervisor flag and multiple page tables
US20030014667A1 (en) 2001-07-16 2003-01-16 Andrei Kolichtchak Buffer overflow attack detection and suppression
GB0226875D0 (en) 2002-11-18 2002-12-24 Advanced Risc Mach Ltd Control of access to a memory by a device
KR101099463B1 (ko) 2002-11-18 2011-12-28 에이알엠 리미티드 보안 도메인과 비보안 도메인을 갖는 시스템 내에서 가상메모리 어드레스의 물리적 메모리 어드레스로의 매핑
US7350074B2 (en) 2005-04-20 2008-03-25 Microsoft Corporation Peer-to-peer authentication and authorization
US7496711B2 (en) * 2006-07-13 2009-02-24 International Business Machines Corporation Multi-level memory architecture with data prioritization
US9244855B2 (en) 2007-12-31 2016-01-26 Intel Corporation Method, system, and apparatus for page sizing extension
US8301856B2 (en) 2010-02-16 2012-10-30 Arm Limited Restricting memory areas for an instruction read in dependence upon a hardware mode and a security flag
US9325677B2 (en) 2010-05-17 2016-04-26 Blackberry Limited Method of registering devices
GB2482700A (en) 2010-08-11 2012-02-15 Advanced Risc Mach Ltd Memory access control
US20120137079A1 (en) 2010-11-26 2012-05-31 International Business Machines Corporation Cache coherency control method, system, and program
CN104025041B (zh) * 2011-12-29 2018-05-25 英特尔公司 管理员模式执行保护
KR20140035082A (ko) 2012-09-13 2014-03-21 삼성전자주식회사 메모리 관리방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040105298A1 (en) * 2002-11-18 2004-06-03 Arm Limited Apparatus and method for managing processor configuration data
US20060036830A1 (en) * 2004-07-31 2006-02-16 Dinechin Christophe De Method for monitoring access to virtual memory pages
US20080244206A1 (en) * 2007-03-30 2008-10-02 Samsung Electronics Co., Ltd. Method of controlling memory access
US20120124429A1 (en) * 2010-11-16 2012-05-17 Hyun-Joo Ahn Apparatus and method for tracing memory access information

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