CN104810791A

CN104810791A - 一种基于fpga的差动保护方法

Info

Publication number: CN104810791A
Application number: CN201510240664.XA
Authority: CN
Inventors: 胡鹏飞; 杨昆; 屈志娟; 姜学平
Original assignee: State Grid Corp of China SGCC; Smart Grid Research Institute of SGCC
Current assignee: State Grid Corp of China SGCC; State Grid Information and Telecommunication Co Ltd; Global Energy Interconnection Research Institute; Beijing Smartchip Microelectronics Technology Co Ltd
Priority date: 2015-05-13
Filing date: 2015-05-13
Publication date: 2015-07-29
Anticipated expiration: 2035-05-13
Also published as: CN104810791B

Abstract

本发明提出一种基于FPGA的差动保护方法，所述方法包括(1)计算差动保护；(2)同相通道采样；(3)采用上位机定值匹配；(4)采用移位乘除法；(5)采用状态机分时复用；(6)测试变压器的比率制动特性。本发明利用FPGA高速并行计算提高硬件保护逻辑的处理速度，保证动作的安全性和可靠性。采用同相通道采样技术，保证差动保护两端电流偏离的同步性，减少动作误差，保证动作精度；采用上位机定值匹配技术，在保证高精度的同时，大幅减少运算复杂度和运算量，提高运算速度。采用移位乘除法减少乘法器和除法器的使用，提高资源利用率。采用状态机设计方法，将乘法器、加法器、比较器的资源进行分时复用，大幅提高硬件资源的利用率。

Description

一种基于FPGA的差动保护方法

技术领域

本发明涉及一种差动保护方法，具体讲涉及一种基于FPGA的差动保护方法。

背景技术

基于基尔霍夫电流定律的差动保护，因其原理简单、选择性好和可靠性高的特点，已经被广泛的用作发电机、变压器、母线、大型电动机等元件的主保护，并取得了良好的应用效果。差动保护实现的现有技术中多以DSP为核心实现差动保护逻辑计算，该实现方式由于其自身结构原因而存在速度慢、效率低、启动元件多和可靠性差等不足。

发明内容

针对现有技术的不足，本发明提出一种基于FPGA的差动保护硬件算法，利用FPGA并行计算的优势，同时采用同相通道采样、上位机定值匹配、移位乘除法、状态机分时复用等技术，实现了资源和速度的高效整合，既保证了动作时间的精度，又保证了动作的可靠性。本发明提高运算速度，减少运算量和硬件资源，提高继保装置中差动保护动作的可靠性。

本发明的目的是采用下述技术方案实现的：

一种基于FPGA的差动保护方法，其改进之处在于，所述方法包括

(1)计算差动保护；

(2)同相通道采样；

(3)采用上位机定值匹配；

(4)采用移位乘除法；

(5)采用状态机分时复用；

(6)测试变压器的比率制动特性。

优选的，所述步骤(1)包括

(1.1)计算差动电流、制动电流；

(1.2)根据比率差动方程确定动作区域和是否动作；

(1.3)比率差动保护的逻辑运算实现。

优选的，所述步骤(1)中计算差动保护包括计算差流速断保护和比率制动保护。

进一步地，所述差动速断保护为在电抗器内部严重故障时快速动作，任一相差动电流大于差动速断整定值ISD时瞬时动作于出口继电器。

进一步地，所述比率差动保护为装置采用常规比率差动原理，其动作方程为:

|I_T+I_N|>IOP 当|I_T-I_N|/2≤IRES时；

|I_T+I_N|-IOP>S·{|I_T-I_N|/2-IRES} 当|I_T-I_N|/2>IRES时；

其中，式中I_T为电抗器首端电流，I_N为尾端电流，S为比率制动系数，IOP为差动电流最小动作定值，IRES为最小制动电流；比率差动保护保证内部故障时，任一相比率差动保护动作即出口跳闸。

优选的，所述步骤(2)包括模数转换器采样时，单组可采样4～8通道模拟信号量，16通道的模拟量需要通道多组AD进行采样；当需要差动保护的首端和尾端电流不再同一路上采样时，将首尾端电流采样放到一组采样。

优选的，所述步骤(3)包括采用算法逻辑与上位机定值扩充或缩减倍率的方法实现，其中，倍率取2的整数倍值或10的整数倍，在扩充倍率时最大数字量不超过其运算范围，在缩减倍率时精度误差范围小于0.5％。

优选的，所述步骤(4)包括将运算时2的倍数相关乘除法移位即可，包括上位机定值匹配时同时扩充或缩减2的倍数的运算。

优选的，所述步骤(5)包括采用状态机进行分时复用，利用FPGA高速时钟和并行计算特点，在不同时刻利用同一个加法器、减法器或乘法器计算不同的逻辑功能，把得到的数据存到相应的寄存器中，提高硬件资源利用率。

优选的，所述步骤(6)包括对比率制动系数的测试：

(6.1)高压侧对低压侧、高压侧对中压侧；

(6.2)选取各侧相对应的一相；

(6.3)测试要在1.5倍制动拐点电流以上进行；

(6.4)比率制动系数整定范围均要进行测试，测试点取最大、最小、中间任意值，比率制动拐点整定范围内最大、最小、中间任意值要配合比率制动系数整定范围一起进行整定。

与现有技术比，本发明的有益效果为：

(一)采用基于FPGA的硬件平台，利用FPGA高速并行计算提高硬件保护逻辑的处理速度，保证动作的安全性和可靠性。

(二)采用同相通道采样技术，保证差动保护两端电流偏离的同步性，减少动作误差，保证动作精度；

(三)采用上位机定值匹配技术，在保证高精度的同时，大幅减少运算复杂度和运算量，提高运算速度。

(四)采用移位乘除法减少乘法器和除法器的使用，提高资源利用率。

(五)采用状态机设计方法，将乘法器、加法器、比较器的资源进行分时复用，大幅提高硬件资源的利用率。

附图说明

图1为本发明提供的差流速断保护逻辑框图。

图2为本发明提供的比率差动保护动作曲线示意图。

图3为本发明提供的一种基于FPGA的差动保护方法流程图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的详细说明。

本发明提供一种基于FPGA的差动保护方法，在基于现场可编程门阵列(Field－Programmable Gate Array,FPGA)硬件平台上，采用同相通道采样、上位机定值匹配、移位乘除法、状态机分时复用等方法对差动保护算法进行优化，达到了保证高精度的情况下减少运算量和资源，该方案在QuartusII上进行了硬件编译和仿真验证，并在开普检测中心检测合格。本发明优化了差动保护的算法，减少了运算量，提高了硬件资源利用率和继保动作速度。本发明根据差动保护的动作方程进行算法优化，采用方法主要有同相通道采样、移位乘除法、上位机定值匹配和状态机分时复用等，同相通道采样保证采样偏差的同步，移位乘除法节省资源并提高运算速度，上位机定值匹配保证FPGA代码中都为整数且提高运算精度，状态机分时复用使一个加法器或乘法器用于多个逻辑运算中，大幅提高资源利用率和运算速率，保证继保动作的可靠性。

本发明提供一种基于FPGA的差动保护方法，具体流程为：

(1)计算差动保护：

差动保护通过基于FPGA的硬件算法实现时，需要将分为实部和虚部计算，主要考虑比率差动保护的逻辑实现过程。

根据比率差动保护公式知，其设计过程如下：

a.计算差动电流、制动电流；

b.根据比率差动方程确定动作区域和是否动作；

c.比率差动保护的逻辑运算实现。

其中，差动保护主要包括差流速断和比率制动两种保护。

1)差流速断保护

差动速断保护，在电抗器内部严重故障时快速动作。任一相差动电流大于差动速断整定值ISD时瞬时动作于出口继电器，其逻辑框图1所示。

2)比率差动保护

装置采用常规比率差动原理，其动作方程为：

|I_T+I_N|>IOP 当|I_T-I_N|/2≤IRES时

|I_T+I_N|-IOP>S·{|I_T-I_N|/2-IRES} 当|I_T-I_N|/2>IRES时

其中，式中I_T为电抗器首端电流，I_N为尾端电流，S为比率制动系数，IOP为差动电流最小动作定值，IRES为最小制动电流。比率差动保护能保证内部故障时有较高灵敏度，任一相比率差动保护动作即出口跳闸。动作曲线如图2所示。

(2)同相通道采样：

模数转换器采样时，通常单组可以采样4～8通道模拟信号量，16通道的模拟量需要通道多组AD进行采样。当需要差动保护的首端和尾端电流不再同一路上采样时，由于AD采样精度的影响，会产生一定程度的偏离，若将首尾端电流采样放到一组采样，该偏差会抵消，保证差动保护动作的精度。

(3)采用上位机定值匹配：

为了保证计算精度、速度和资源的高效整合，采用算法逻辑与上位机定值同时扩充N倍或缩减M倍的方法实现，其中N和M的值一般取2的整数倍值或10的整数倍，在扩充N倍时保证最大数字量不超过其运算范围(如16位)，在缩减M倍时保证精度误差范围小于0.5％，从而在保证精度的同时减少运算位数，同时减少寄存器和乘法器位数和运算量，提高可靠性。

(4)采用移位乘除法：

由于乘法器和除法器占用硬件资源多，为了提高资源利用率，将运算时2的倍数相关乘除法直接移位即可，包括上位机定值匹配时同时扩充或缩减2的倍数的运算。从而大幅减少运算复杂度和硬件资源。

(5)采用状态机分时复用：

由于FPGA中在计算差动保护公式中需要对三相电流的实部和虚部进行实时计算，此时会用到多个加法器、减法器和乘法器并占用相当多的资源，采用状态机进行分时复用，利用FPGA高速时钟和并行计算特点，可以在不同时刻利用同一个加法器、减法器或乘法器计算不同的逻辑功能，然后把得到的数据存到相应的寄存器中，因此可以大幅提高硬件资源利用率。

(6)测试变压器的比率制动特性：

根据比率制动的动作方程，进行变压器比率制动特性的试验方法如下所述。

(6.1)一般说明

a.测试变压器的比率制动特性主要是对比率制动系数的测试。

b.无论是两圈变还是多圈变,测试的一般原则是：

1)高压侧对低压侧、高压侧对中压侧；

2)选取各侧相对应的一相；

3)测试要在1.5倍制动拐点电流以上进行；

4)比率制动系数整定范围均要进行测试，一般测试点取最大、最小、中间

任意值，比率制动拐点整定范围内最大、最小、中间任意值要配合比率制动系数整定范围一起进行整定。整定方法如下：

整定参数	第一条曲线	第二条曲线	第三条曲线
				比率制动系数	最小值	中间任意值	最大值
比率制动拐点	最大值	中间任意值	最小值

(6.2)技术要求

a.差流速断保护

1)动作值

整定范围：5A～30A；

误差：不超过±5％。

2)动作时间

在两倍值下不大于30ms。

b.比率制动保护

1)动作值

整定范围：2A～30A；

误差：不超过±5％。

2)动作时间

在两倍值下不大于35ms。

3)比率制动系数

比差第一斜率k1：0.3～0.7；

差动保护拐点定值：5A～20A；

整定值误差：不超过±5％。

(6.3)实测结果

本发明实现的基于FPGA的差动保护算法在许昌开普继保装置实现室中检测通过，判定为合格。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员参照上述实施例依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的权利要求保护范围之内。

Claims

1.一种基于FPGA的差动保护方法，其特征在于，所述方法包括

(1)计算差动保护；

(2)同相通道采样；

(3)采用上位机定值匹配；

(4)采用移位乘除法；

(5)采用状态机分时复用；

(6)测试变压器的比率制动特性。

2.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(1)包括

(1.1)计算差动电流、制动电流；

(1.2)根据比率差动方程确定动作区域和是否动作；

(1.3)比率差动保护的逻辑运算实现。

3.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(1)中计算差动保护包括计算差流速断保护和比率制动保护。

4.如权利要求3所述的一种基于FPGA的差动保护方法，其特征在于，所述差动速断保护为在电抗器内部严重故障时快速动作，任一相差动电流大于差动速断整定值ISD时瞬时动作于出口继电器。

5.如权利要求3所述的一种基于FPGA的差动保护方法，其特征在于，所述比率差动保护为装置采用常规比率差动原理，其动作方程为:

|I_T+I_N|>IOP 当|I_T-I_N|/2≤IRES时；

|I_T+I_N|-IOP>S·{|I_T-I_N|/2-IRES} 当|I_T-I_N|/2>IRES时；

6.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(2)包括模数转换器采样时，单组可采样4～8通道模拟信号量，16通道的模拟量需要通道多组AD进行采样；当需要差动保护的首端和尾端电流不再同一路上采样时，将首尾端电流采样放到一组采样。

7.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(3)包括采用算法逻辑与上位机定值扩充或缩减倍率的方法实现，其中，倍率取2的整数倍值或10的整数倍，在扩充倍率时最大数字量不超过其运算范围，在缩减倍率时精度误差范围小于0.5％。

8.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(4)包括将运算时2的倍数相关乘除法移位即可，包括上位机定值匹配时同时扩充或缩减2的倍数的运算。

9.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(5)包括采用状态机进行分时复用，利用FPGA高速时钟和并行计算特点，在不同时刻利用同一个加法器、减法器或乘法器计算不同的逻辑功能，把得到的数据存到相应的寄存器中，提高硬件资源利用率。

10.如权利要求1所述的一种基于FPGA的差动保护方法，其特征在于，所述步骤(6)包括对比率制动系数的测试：

(6.1)高压侧对低压侧、高压侧对中压侧；

(6.2)选取各侧相对应的一相；

(6.3)测试要在1.5倍制动拐点电流以上进行；