CN104778148A - 基于fpga的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法 - Google Patents

Abstract

基于FPGA的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法，涉及嵌入式领域。本发明是为了解决现有的常见的具有硬件加速功能的嵌入式系统无法通过硬件加速处理新增的计算密集型任务，具有通用性差和扩展性差问题。本发明所述根据主处理器热点计算任务从存储单元中选择FPGA内核配置文件，将该文件发送到配置控制单元，配置控制单元收到配置文件后控制时序来完成FPGA动态配置，由主处理单元中的数据收发进程检测到FPGA配置为指定的内核后，将待处理数据发送给FPGA处理单元进行数据处理，并取回FPGA处理后的数据。它可用在嵌入式处理器中。

Description

基于FPGA的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法

技术领域

本发明涉及基于FPGA的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法。属于嵌入式领域。

背景技术

尽管处理器的性能随着技术的发展而得到不断提升，但由于体积、功耗等方面的要求和限制，嵌入式处理器的性能还无法做到与台式计算机相当，在处理计算密集型任务(如：加解密、图形图像压缩)时依然显得力不从心。对于频繁执行此类任务的嵌入式系统，常见的解决方法是在系统中增加相应功能的专用芯片。然而，专用芯片的功能相对固定，通常只支持单一的特定任务；而且增加专用芯片必须在嵌入式系统设计阶段完成，一旦设计完成便无法更改。也就是说，要处理多种不同的计算任务需要在设计阶段分别增加多个特定的专用芯片，而对于已经设计好的嵌入式系统无法变更或增加对计算任务的支持、只能重新设计。由于这些通用性和扩展性上的明显缺点，传统的解决方法只能应用于计算密集型任务种类较少、且任务在设计阶段已经完全确定的嵌入式系统之中。

发明内容

本发明是为了解决现有的常见的具有硬件加速功能的嵌入式系统无法通过硬件加速处理新增的计算密集型任务，具有通用性差和扩展性差问题。现提供基于FPGA的动态可重构嵌入式数据协处理平台及采用该平台实现的数据处理方法。

基于FPGA的动态可重构嵌入式数据协处理平台，它包括FPGA处理单元、配置控制单元、主处理单元和存储单元，

存储单元用于存储n个FPGA内核配置文件，n为正整数，

主处理单元用于根据当前的热点计算任务从存储单元中选择对应的FPGA内核配置文件，并将该FPGA内核配置文件发送给配置控制单元，然后取回配置FPGA的结果；

主处理单元还用于在接收到配置控制单元发送的中断信号的时候，根据相应的配置结果中与协处理器内核相匹配的数据收发进程将待处理的数据发送给FPGA处理单元、然后接收FPGA处理单元的处理结果，完成热点计算任务；

FPGA处理单元用于接收配置控制单元发送的FPGA内核配置文件，并接收配置控制单元的时序进行内核配置，生成配置结果，重构为相应的协处理器，然后接收主处理单元发送的待处理数据，对数据进行处理，将处理结果返回给主处理单元，

配置控制单元用于根据接收的FPGA内核文件控制FPGA处理单元进行配置，由FPGA处理单元生成配置结果，然后检测到配置结果后，发送中断信号给主处理单元。

基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，它包括以下步骤：

步骤一、当主处理单元中计算热点发生变化时，根据变化的计算热点从存储单元中选择对应的FPGA内核配置文件发送至配置控制单元，由FPGA处理单元接收配置控制单元发送来的FPGA内核配置文件和时序，将FPGA处理单元配置为相应的协处理器，生成配置结果，由配置控制单元检测到配置结果的生成然后向主处理单元发送中断信号并将配置结果发给给主处理单元，

步骤二、主处理单元接收到中断信号后，根据配置结果中与协处理器内核相匹配的数据收发进程将主处理单元中待处理的数据发送给FPGA处理单元，

步骤三、由FPGA处理单元进行数据处理，将处理结果返回给主处理单元，完成热点计算任务。

本发明的有益效果为：采用在通常的嵌入式系统中增加与主处理单元互联的FPGA处理单元，由主处理单元将FPGA处理单元重构成各种算法固化的专门处理器，并将特定的数据交给其处理，从而分担主处理单元的计算压力、协助系统完成各种不同工作。在不同时间段，主处理单元的热点计算任务是不一样的，可根据计算任务的不同将FPGA处理单元动态重构为不同的专用处理器或者协处理器，本发明具体良好的通用性和扩展性。

为了弥补了传统方法在通用性和扩展性上的缺点，我们基于FPGA(Field-Programmable Gate Array，可编程逻辑阵列)设计了针对嵌入式系统的可重构数据协处理平台。该平台无需在设计阶段确定计算密集型任务，只通过修改FPGA内设计即可适应不同的任务；同时该平台支持在线修改，系统无需关机或重启的情况下通过对FPGA的动态重构使系统胜任不同的任务。具有良好的通用性和扩展性，适用于计算密集型任务多元化、计算密集型任务可变、应用场景复杂的嵌入式系统。

附图说明

图1为具体实施方式一所述的基于FPGA的动态可重构嵌入式数据协处理平台的系统整体架构图，

图2为具体实施方式二所述的基于FPGA的动态可重构嵌入式数据协处理平台的原理示意图，

图3为具体实施方式三所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的 数据处理方法的系统工作流程图，

图4为具体实施方式四所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法中FPGA处理单元与主处理单元的字符设备框架图，

图5为具体实施方式五所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法中FPGA处理器配置进程流程图，

图6为具体实施方式七所述的FPGA内核整体框架图，

图7为实施例中DES加密模块示意图，

图8为实施例中读写控制模块示意图。

具体实施方式

具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的基于FPGA的动态可重构嵌入式数据协处理平台，它包括FPGA处理单元1、配置控制单元2、主处理单元3和存储单元4，

存储单元4用于存储n个FPGA内核配置文件，n为正整数，

主处理单元3用于根据当前的热点计算任务从存储单元4中选择对应的FPGA内核配置文件，并将该FPGA内核配置文件发送给配置控制单元2，然后取回配置FPGA的结果；

主处理单元3还用于在接收到配置控制单元2发送的中断信号的时候，根据相应的配置结果中与协处理器内核相匹配的数据收发进程将待处理的数据发送给FPGA处理单元1、然后接收FPGA处理单元1的处理结果，完成热点计算任务；

FPGA处理单元1用于接收配置控制单元2发送的FPGA内核配置文件，并接收配置控制单元2的时序进行内核配置，生成配置结果，重构为相应的协处理器，然后接受主处理单元3发送的待处理数据，对数据进行处理，将处理结果返回给主处理单元3，

配置控制单元2用于根据接收的FPGA内核文件控制FPGA处理单元1进行配置，由FPGA处理单元1生成配置结果，然后检测到配置结果后，发送中断信号给主处理单元3。

本实施方式中，系统工作原理中三个重点部分：

1、FPGA动态配置(重构)过程；

2、FPGA处理数据的处理过程；

3、系统计算资源重构过程。

其中：1、FPGA动态配置过程为：

步骤2-1、主处理单元3在存储单元中找到对应的内核配置文件，

步骤2-2、主处理单元3设置配置控制单元相关寄存器，然后将选中的内核发给配置控 制单元2，

步骤2-3、配置控制单元2使用JTAG协议，根据内核配置FPGA，配置成功后，配置控制单元2内的中断程序给主处理单元3发中断信号。 

FPGA处理数据的处理过程是在FPGA配置完成之后进行的，具体过程为

步骤3-1、主处理单元3将待处理数据发送到FPGA的接收队列中，

步骤3-2、FPGA的内核检测到接收队列中有待计算数据，对数据进行计算，并将计算的结果写入结果队列，然后在状态寄存器中写入计算完成标志，

步骤3-3、主处理单元3检测FPGA的状态寄存器，当判定FPGA处理完成后，将计算结果队列读回。

2、系统计算资源重构的过程为：

步骤4-1、初始状态，FPGA中未配置任何计算资源内核。

步骤4-1、某一时刻T1，C1类计算为当前热点计算任务，即接下来一段时期会有大量的C1类计算。

步骤4-1、选中C1计算对应的内核配置文件IP1,调用FPGA配置进程，使用内核配置文件IP1配置FPGA，配置FPGA为C1计算专用处理器。

步骤4-2、运行C1计算资源对应的“数据收发进程P1”，进行数据的处理。

步骤4-3、系统继续运行，运行到T2时刻时，C2为当前热点计算任务。

步骤4-4、选中C2计算对应的内核配置文件IP2，调用FPGA配置进程，使用内核配置文件IP2配置FPGA，配置FPGA为C2计算专用处理器。

步骤4-5、运行C2计算资源对应的数据收发进程P2，进行数据的处理。

步骤4-6、系统继续运行，当计算热点发生变化时，如上所述，配置FPGA为不同的计算处理器，动态可重构的为主处理器分担计算量。

计算资源重构的具体实施例：

步骤S1、某一时刻，DES加密任务为热点计算任务，

步骤S2、选中DES加密对应的内核，调用FPGA配置进程， 

步骤S3、配置FPGA为可进行DES加密计算的处理器，

步骤S4、将待DES加密的数据发送给FPGA计算，并且取回加密后的数据，

步骤S5、运行一段时间进入后，RGB数据的压缩成为热点计算任务，

步骤S6、选择JPEG压缩对应的内核，调用FPGA配置进程， 

步骤S7、配置FPGA为可JPEG压缩计算的处理器，

步骤S8、将待压缩的RGB数据发送给FPGA，FPGA进行计算，并写入到自己的发送缓冲区，

步骤S9、计算结果取回进程取回FPGA的图片压缩结果，

步骤S10、系统继续运行，当计算热点变化时，重构计算资源。

具体实施方式二：参照图2具体说明本实施方式，本实施方式是对具体实施方式一所述的基于FPGA的动态可重构嵌入式数据协处理平台作进一步说明，本实施方式中，主处理单元3采用嵌入式处理器实现，嵌入式处理器常采用ARM处理器3-1实现，配置控制单元2采用复杂可编程逻辑器件(CPLD)实现。

具体实施方式三：参照图3具体说明本实施方式，根据具体实施方式一所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，它包括以下步骤：

步骤一、当主处理单元3中计算热点发生变化时，根据变化的计算热点从存储单元4中选择对应的FPGA内核配置文件发送至配置控制单元2，由FPGA处理单元1接收配置控制单元2发送来的FPGA内核配置文件和时序，将FPGA处理单元1配置为相应的协处理器，生成配置结果，由配置控制单元2检测到配置结果的生成然后向主处理单元3发送中断信号并将配置结果发给给主处理单元3，

步骤二、主处理单元3接收到中断信号后，根据配置结果中与协处理器内核相匹配的数据收发进程将主处理单元3中待处理的数据发送给FPGA处理单元1，

步骤三、由FPGA处理单元1进行数据处理，将处理结果返回给主处理单元3，完成热点计算任务。

具体实施方式四：参照图4具体说明本实施方式，本实施方式与具体实施方式三所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法的不同点在于，FPGA处理单元1和配置控制单元2均采用字符型设备驱动模块驱动，字符型设备驱动模块均与FPGA处理单元1和配置控制单元2内部的字符设备进行字符交互，

字符型设备驱动模块包括dev_t模块、cdev模块、file_operation数据结构、加载模块和卸载模块，

dev_t模块用于加载定义的设备号，执行cdev模块，

cdev模块用于调用file_operation数据结构，并添加加载模块或者删除卸载模块，

file_operation数据结构用于提供入口地址read函数、write函数、open函数、llseek函数和ioctl函数，

read函数用于对设备特殊文件进行read系统调用， 

llseek函数用于修改文件的当前读写位置，并将新位置作为返回值返回，

write函数用于对设备特殊文件进行write函数调用， 

ioct函数用于向设备传递控制信息或从设备取得状态信息。

具体实施方式五：参照图5具体说明本实施方式，本实施方式与具体实施方式三所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法的不同点在于，步骤一中，根据变化的计算热点从存储单元4中选择对应的FPGA内核配置文件发送至配置控制单元2的过程为：

主处理单元3以串行顺序方式打开配置控制单元2内的配置文件进行读取，每读k个字节即发送给配置控制单元2，直至文件全部读取并发送，关闭配置控制单元2和配置文件。

具体实施方式六：参照图6具体说明本实施方式，本实施方式与具体实施方式三所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法的不同点在于，FPGA内核配置文件包括读写控制模块和数据处理模块，

读写控制模块用于与主处理器之间通信交互数据，

数据处理模块用于对内部数据进行计算处理，

数据处理模块包括读写控制模块、控制寄存器组、状态寄存器组、数据输入寄存器组、数据输出寄存器组和计算模块，

数据输入寄存器组包括DataIn1至DataInN，

数据输出寄存器组包括DataOut1至DataOutM，

控制寄存器组用于由读写控制模块写入，用来控制计算模块的运行，

状态寄存器组用于接收计算模块写入的状态，将该状态传送给读写控制模块以便主处理器查询和掌握协处理器的状态，

数据输入寄存器组用于存储读写控制模块发送来的数据，

数据输出寄存器组用于存储读写控制模块的计算结果，

读写控制模块通过总线与主处理器相连，接收主处理器的控制信号，为其访问FPGA内部寄存器提供控制逻辑；也负责与主处理器的数据传输，

计算模块以输入寄存器组作为数据输入，以输出寄存器组作为数据输出；读取控制寄存器组相应位，控制自身状态运行；将自己的运行状态写入状态寄存器组中。

本实施方式中，以DES加解密内核设计为例，DES加解密内核的设计：(主处理单元为ARM处理器，通过地址总线、数据总线互联)

FPGA中DES加解密内核要完成两个任务：

●与主处理器之间通信交互数据

●对传输的数据进行DES加密解密

采用FPGA硬件低级建模方法等到如图7所示的整体框图：

(1)DES加密模块的设计

其模块示意图，如图7所示，而每种信号线的意义如表1所示。

表1 DES模块引脚使用

(2)读写控制模块的设计

读写控制模块的作用是为ARM访问FPGA内部寄存器提供控制逻辑。其模块示意图如图8所示，其中各信号线的说明如表2所示。

表2读写控制模块端口定义表

顶层模块的设计：

顶层模块的作用是将上述两个模块实例化并用wire联结起来连接在一起，从而构成一个整体顺利地完成任务，顶层模块端口定义表如表3所示。

表3顶层模块端口定义表

另外，实现一系列寄存器以供ARM处理器访问，如表4所示。

表4顶层寄存器

Claims (6)

1.基于FPGA的动态可重构嵌入式数据协处理平台，其特征在于，它包括FPGA处理单元(1)、配置控制单元(2)、主处理单元(3)和存储单元(4)，

存储单元(4)用于存储n个FPGA内核配置文件，n为正整数，

主处理单元(3)用于根据当前的热点计算任务从存储单元(4)中选择对应的FPGA内核配置文件，并将该FPGA内核配置文件发送给配置控制单元(2)，然后取回配置FPGA的结果；

主处理单元(3)还用于在接收到配置控制单元(2)发送的中断信号的时候，根据相应的配置结果中与协处理器内核相匹配的数据收发进程将待处理的数据发送给FPGA处理单元(1)、然后接收FPGA处理单元(1)的处理结果，完成热点计算任务；

FPGA处理单元(1)用于接收配置控制单元(2)发送的FPGA内核配置文件，并接收配置控制单元(2)的时序进行内核配置，生成配置结果，重构为相应的协处理器，然后接收主处理单元(3)发送的待处理数据，对数据进行处理，将处理结果返回给主处理单元(3)，

配置控制单元(2)用于根据接收的FPGA内核文件控制FPGA处理单元(1)进行配置，由FPGA处理单元(1)生成配置结果，然后检测到配置结果后，发送中断信号给主处理单元(3)。

2.根据权利要求1所述的基于FPGA的动态可重构嵌入式数据协处理平台，其特征在于，主处理单元(3)采用嵌入式处理器实现，嵌入式处理器常采用ARM处理器(3-1)实现，配置控制单元(2)采用复杂可编程逻辑器件实现。

3.根据权利要求1所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，它包括以下步骤：

步骤一、当主处理单元(3)中计算热点发生变化时，根据变化的计算热点从存储单元(4)中选择对应的FPGA内核配置文件发送至配置控制单元(2)，由FPGA处理单元(1)接收配置控制单元(2)发送来的FPGA内核配置文件和时序，将FPGA处理单元(1)配置为相应的协处理器，生成配置结果，由配置控制单元(2)检测到配置结果的生成然后向主处理单元(3)发送中断信号并将配置结果发给给主处理单元(3)，

步骤二、主处理单元(3)接收到中断信号后，根据配置结果中与协处理器内核相匹配的数据收发进程将主处理单元(3)中待处理的数据发送给FPGA处理单元(1)，

步骤三、由FPGA处理单元(1)进行数据处理，将处理结果返回给主处理单元(3)，完成热点计算任务。

4.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，FPGA处理单元(1)和配置控制单元(2)均采用字符型设备驱动模块驱动，字符型设备驱动模块均与FPGA处理单元(1)和配置控制单元(2)内部的字符设备进行字符交互，

字符型设备驱动模块包括dev_t模块、cdev模块、file_operation数据结构、加载模块和卸载模块，

dev_t模块用于加载定义的设备号，执行cdev模块，

cdev模块用于调用file_operation数据结构，并添加加载模块或者删除卸载模块，

file_operation数据结构用于提供入口地址read函数、write函数、open函数、llseek函数和ioctl函数，

read函数用于对设备特殊文件进行read系统调用，

llseek函数用于修改文件的当前读写位置，并将新位置作为返回值返回，

write函数用于对设备特殊文件进行write函数调用，

ioct函数用于向设备传递控制信息或从设备取得状态信息。

5.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，步骤一中，根据变化的计算热点从存储单元(4)中选择对应的FPGA内核配置文件发送至配置控制单元(2)的过程为：

主处理单元(3)以串行顺序方式打开配置控制单元(2)内的配置文件进行读取，每读k个字节即发送给配置控制单元(2)，直至文件全部读取并发送，关闭配置控制单元(2)和配置文件。

6.根据权利要求3所述的基于FPGA的动态可重构嵌入式数据协处理平台实现的数据处理方法，其特征在于，FPGA内核配置文件包括读写控制模块和数据处理模块，

读写控制模块用于与主处理器之间通信交互数据，

数据处理模块用于对内部数据进行计算处理，

数据处理模块包括读写控制模块、控制寄存器组、状态寄存器组、数据输入寄存器组、数据输出寄存器组和计算模块，

数据输入寄存器组包括DataIn1至DataInN，

数据输出寄存器组包括DataOut1至DataOutM，

控制寄存器组用于由读写控制模块写入，用来控制计算模块的运行，

状态寄存器组用于接收计算模块写入的状态，将该状态传送给读写控制模块以便主处理器查询和掌握协处理器的状态，

数据输入寄存器组用于存储读写控制模块发送来的数据，

数据输出寄存器组用于存储读写控制模块的计算结果，

读写控制模块通过总线与主处理器相连，接收主处理器的控制信号，为其访问FPGA内部寄存器提供控制逻辑；也负责与主处理器的数据传输，

计算模块以输入寄存器组作为数据输入，以输出寄存器组作为数据输出；读取控制寄存器组相应位，控制自身状态运行；将自己的运行状态写入状态寄存器组中。