CN104767519A - 集成电路以及密码生成方法 - Google Patents

集成电路以及密码生成方法 Download PDF

Info

Publication number
CN104767519A
CN104767519A CN201510140408.3A CN201510140408A CN104767519A CN 104767519 A CN104767519 A CN 104767519A CN 201510140408 A CN201510140408 A CN 201510140408A CN 104767519 A CN104767519 A CN 104767519A
Authority
CN
China
Prior art keywords
state
threshold voltage
output terminal
input
semiconductor unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510140408.3A
Other languages
English (en)
Other versions
CN104767519B (zh
Inventor
渡边浩志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phison Electronics Corp
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Publication of CN104767519A publication Critical patent/CN104767519A/zh
Application granted granted Critical
Publication of CN104767519B publication Critical patent/CN104767519B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种集成电路以及密码生成方法。所述集成电路包括多个场效应电晶粒、多个感测放大器以及处理电路。每个场效电晶粒经配置以表示映像表中的地址且包括源极、漏极、通道以与栅极。每一个感应放大器连接到所述漏极上且经配置以感应来自所述漏极的电流，并确定所述相应的场效应晶体管的阈值电压。所述处理电路经配置以分类各个由对应感测放大器确定的阀值电压为第一状态与第二状态，并标记于映像表中每个阀值电压的对应地址。

Description

集成电路以及密码生成方法
本发明是2014年3月5日所提出的申请号为201410078450.2、发明名称为《集成电路以及密码生成方法》的发明专利申请的分案申请。
技术领域
本发明是有关于一种集成电路技术，且特别是有关于一种集成电路以及密码生成方法。
背景技术
随着网络已经从上世纪中期开始流行，非常需要加密和认证技术以确保网络的安全。这些技术的大多数已经通过假定它们用于具有强大的计算能力的服务器或个人计算机中而设计，例如防毒软件和随机数生成软件即需要强大的计算来工作。在另一方面，近年来小型设备的使用上不断增加，所述小型设备具有较弱的计算能力且可以连接到网络上，诸如客户识别模块(Subscriber Identity Module，简称：SIM)卡、传感器、智能电表、智能卡、通用串行总线(Universal Serial Bus，简称：USB)存储器等。而随着云计算、社交网络、智能电网、机器对机器(machine-to-machine，简称：M2M)网络等的使用，由类似于这些的小型设备组成的网络引起了新应用服务的诞生。因为大规模集成电路(Large-scale integration，简称：LSI)芯片是小型设备的组件，所以在网络中使用的芯片的数量必定会大幅度增加。由于需要将一些新技术嵌入LSI芯片中，以确保由LSI芯片组成的网络的安全，每一个所述LSI芯片具有较弱的计算能力。因此可以预期必定需要元件级模块用于加密和认证技术。还应注意的是，芯片中的安全模块的成本是一个重要因素。
一般来说，用于安全的元件级模块包括：a)用于执行加密和认证操作的电路，以及b)用于保存/维护机密信息的电路，所述机密信息是运行加密和认证所必需的密钥维护。
应当注意，增加第二部分(密钥维护)的电路到芯片中会增加了芯片的成本。还应注意的是，攻击者将可能攻击密钥维护。图1中为密钥维护的一个实例。
近年来，如图2所示，密钥维护电路在近年来期望的是由物理不可克隆函数(Physically-Unclonable Function，简称：PUF)取代，在所述物理不可克隆函数中，芯片的个体差异被用于识别芯片。例如，如图3中所示，PUF的模块将返回关于输入(C)的输出(R)。如图4中所示，另一个芯片将返回关于同一输入的另一个输出。人们可利用芯片之间关于同一输入的输出差异来识别芯片。换句话说，PUF将在必要时创建标识(Identity，简称:ID)且不必要将ID存储在存储器中。
PUF的利用：
如图4中所示，只要来自芯片的输出(R)与任何其它芯片都不同，那么此输出可被当作芯片的ID号码。
从芯片-A的输出(R-A)创建一个一般加密密钥(密钥-A)是有可能的。从芯片-B的输出(R-B)创建另一个一般加密密钥(密钥-B)也是有可能的。如图4中所示，密钥-B必定与关于同一输入(C)的密钥-A不同。一旦利用密钥A加密一个程序，那么不能利用任何其它LSI(LSI-B)执行该程序，因为密钥-B与密钥A不同。
对PUF的要求：
a)从关于芯片的其它输入-输出的组合((C2)-(R2)、(C3)-(R3)…)预测输入(C1)和输出(R1)的组合是不可能的或非常困难的。在图5中，假设(C1)-(R1)、(C2)-(R2)…(Cn)-(Rn)的组合是已知的。在此情况下，预测(Cn+1)-(Rn+1)的组合必定是不可能的或非常困难的。
b)如图4中所示，任何两个芯片必须返回关于同一输入(C)的不同的返回值(R1和R2，其中R1≠R2)。
c)一般来说，噪声导致来自元件的输出在平均值(R)附近波动。如图6中所示，波动(ΔR)必定小于任何两个输出之间的差值(对于
|ΔR|<|Rl–Rm|)。
PUF的优点：
a)来自PUF的返回值可被当作不可见的标签，所述不可见的标签在不需要任何额外设计的情况下随机且独立地附加到每一个LSI芯片上。如图7中所示，它对于区分是否被认证是有益的。应注意的是，来自PUF的返回值不必要保存在存储器中，这意味着“不可见”。
b)可从来自PUF的返回值创建加密密钥。如图8中所示，一旦利用由芯片中的PUF创建的密钥来加密一个程序，那么只要PUF适当地运行，则不能利用任何其它芯片来执行该程序。
然而，本文中的任何内容不应被理解为对本发明的任何部分的现有技术中的知识的承认。此外，此申请案中的任何文档的引用或引证并非承认此类文档可作为本发明的现有技术，或构成所属领域中的公知常识的一部分的任何参考。
发明内容
因此，本发明涉及一种集成电路以及密码生成方法，所述密码生成方法具有可芯片实现物理不可克隆识别的能力。
根据一个实施例，提供了一个集成电路。所述集成电路包含至少一第一输入/输出端、连接至所述第一输入/输出端的至少一电流路径、配置于所述至少一电流路径上且经配置以施加多个控制端电压于所述至少一电流路径上的至少一控制端、以及连接至所述电流路径的至少一第二电流输入/输出端。至少一电流调整组件配置于所述至少一电流路径上以调整电流。在一些实施例中，所述至少一电流调整组件包含至少一掺杂物离子，以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包含至少一晶粒边界。
根据一个示例性实施例，提供了另一个集成电路。所述集成电路包含多个半导体组件、多个感应放大器以及一处理电路。各个半导体组件用以表示一映像表中的一地址且包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端。至少一电流调整组件配置于至少一电流路径中以调整电流。每一个所述感应放大器连接至所述第二输入/输出端且经配置以感应来自所述第二输入/输出端的电流，并判定出所述相应半导体单元的一阈值电压。所述处理电路经配置以将由所述相应的感应放大器判定出的每一个所述阈值电压分类成一第一状态和一第二状态，并在所述映像表中的所述相应地址上标记每一个所述阈值电压的状态。在一些实施例中，所述至少一电流调整组件包括至少一掺杂物离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包括至少一晶粒边界。
根据一个实施例，提供了一种密码生成方法。所述密码生成的方法适用于具有多个半导体组件的集成电路，各个半导体组件包括一第一输入/输出端、一第二输入/输出端以及一电流路径。所述方法包括：判断一第一读取电压以及一参考电流；从该第二输入/输出端感测一电流并确认对应的半导体组件的阀值电压，其中至少一电流调整组件配置于至少一电流路径以调整电流；分类各个阀值电压为一第一状态与一第二状态；以及根据该阀值电压的状态标记各个半导体组件于对应该映像表的地址。在一些实施例中，所述至少一电流调整组件包括至少一掺杂物离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包括至少一晶粒边界。
根据一个实施例，将每一个已判定的阈值电压分类成第一状态和第二状态的步骤进一步包括：将每一个阈值电压分类成第一状态、第二状态，以及第三状态。
根据一个示范性实施例，提供了一种数据交换的方法。所述方法交换数据于第一装置与第二装置之间。所述第二装置具有多个半导体组件，各个半导体组件包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端。所述方法包含：提供封包的第一组至该第一装置以通过网络传递至一第二装置，其中该封包的第一组包括读取电压的顺序；通过使用该第二装置反应于该封包的第一组而产生该封包的第二组，并传递封包的第二组至该第一装置；通过使用该第一装置中的识别管理单元比较该封包的第一组与该封包的第二组，并产生一比较结果；根据该比较结果判断该第二装置是否允许与该第一装置进行通信。此外，通过使用该第二装置反应于该封包的第一组而产生该封包的第二组的步骤包括：配置各个半导体组件以表示地址于一映像表；判断一第一读取电压以及一参考电流；从该第二输入/输出端感测一电流并确认对应的半导体组件的阀值电压，其中至少一电流调整组件配置于至少一电流路径以调整电流；分类各个阀值电压为一第一状态与一第二状态；以及根据该阀值电压的状态标记各个半导体组件于对应该映像表的地址。在一些实施例中，所述至少一电流调整组件包括至少一掺杂物离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包括至少一晶粒边界。
总之，本发明的实施例中所描述的集成电路、密码生成方法以及数据交换方法可在芯片生成物理不可克隆的识别效果。
然而，应理解，此总结可能并不含有本发明的所有方面和实施例，并不意图以任何方式进行限制或约束，并且如本文中所揭示的本发明为且将为所述领域的一般技术人员所述理解以包括其中明显的改进和更改。
为了使本发明的前述特征以及优点更加易于理解，下文将详细描述带有附图的实施例。
附图说明
图1为现有技术中在没有PUF的情况下的密钥维护模块的一个实例的结构示意图；
图2为具有嵌入的PUF的芯片的结构示意图；
图3为PUF的概念的示意图；
图4为PUF的独创性的示意图；
图5为PUF的不可预测性的示意图；
图6为PUF的再现性的示意图；
图7为具有PUF的芯片的管理的示意图；
图8为通过PUF实现的复制保护效果的示意图；
图9为本发明一个实施例的具有在DBL附近的通道宽度W的翅片晶体管的结构示意图；
图10为本发明一个实施例的当在源极-通道界面存在负离子时的图9的翅片晶体管的传导状态的示意图；
图11为本发明的第一实施例的集成电路的结构示意图；
图12为本发明的一个实例中的地址数据与感应到的相应半导体单元的Vt值之间的关系示意图；
图13为本发明在二维(2D)平面区域上的寻址示意图；
图14为本发明一个实施例在负离子随机掺杂的情况下感应到的半导体单元的Vt值的分布示意图；
图15为本发明一个实施例在正离子随机掺杂的情况下感应到的半导体单元的Vt值的分布示意图；
图16为本发明一个实施例的表示半导体单元的Vt分布的在棋盘状图案上的黑白分布的示意图；
图17为本发明的第二实施例的元件结构示意图；
图18为本发明的第三实施例的元件结构示意图；
图19为本发明一个实施例的Vt分布中的读取电压与较低Vt峰(W)以及较高Vt峰(BL)之间的关系示意图；
图20为本发明的第四实施例的具有波动的读取电压、较低Vt峰(W)以及较高Vt峰(BL)之间的关系示意图；
图21为本发明一个实施例的引起RTN的原因的示意图；
图22为本发明一个实施例的当电子由界面陷阱(interface trap)捕获时的能带图；
图23为本发明一个实施例的由于RTN而使半导体单元从W的峰过渡到W与BL之间的间隔窗的示意图；
图24为本发明一个实施例的由于RTN而使半导体单元从W与BL之间的间隔窗过渡到W的峰的示意图；
图25为本发明一个实施例的由于RTN而使半导体单元从BL的峰过渡到W与BL之间的间隔窗的示意图；
图26为本发明一个实施例的由于RTN而使半导体单元从W与BL之间的间隔窗过渡到BL的峰的示意图；
图27为本发明一个实施例的由于RTN而使Vt从在W中的电压改变成低于读取电压的在间隔窗中的电压并朝向W回复的示意图；
图28为本发明一个实施例的Vt从在W中的电压改变成高于读取电压的在间隔窗中的电压并朝向W回复的示意图；
图29为本发明一个实施例的Vt从在W内部朝向间隔窗改变的若干种情况的示意图；
图30为本发明一个实施例的Vt从在间隔窗内部改变至W的若干种情况的示意图；
图31为本发明一个实施例的Vt从在BL内部朝向间隔窗改变的若干种情况的示意图；
图32为本发明一个实施例的Vt从在间隔窗内部改变至BL的若干种情况的示意图；
图33为本发明的一个实施例的半导体单元晶体管(比特)的迭代感应的流程示意图；
图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机掺杂之后的半导体单元的Vt分布的示意图；
图35-图38为本发明一个实施例的正离子或负离子在衬底的表面上远离源极边缘的示意图；
图39和图40为本发明一个实施例的正离子和负离子也彼此抵消的两种情况的示意图；
图41为本发明的另一个实施例的示出的Vt分布的2D映射表的RGB棋盘状图案的示意图；
图42为本发明的第六实施例的Vt分布峰R、G以及B与两个读取电压(1)和(2)之间的关系示意图；
图43和图44为本发明的第六实施例的用于去除RTN的方法的流程示意图；
图45为本发明的第八实施例的纳米线FET型半导体单元的结构以及相同的漏极电流的示意图；
图46为本发明一个实施例的当在源极-通道界面存在负离子时的纳米线FET型半导体单元的传导状态的示意图；
图47为本发明一个实施例的纳米线FET型半导体单元的鸟瞰视图；
图48为本发明一个实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵列的鸟瞰视图；
图49为本发明一个实施例的纳米线FET型半导体单元阵列的鸟瞰视图；
图50为本发明一个实施例的纳米线FET型半导体单元的所有栅极连接到薄片型公共字线(WL)的示意图；
图51为本发明一个实施例的纳米线FET型半导体单元的栅极由薄片型公共字线(WL)取代的的示意图；
图52为本发明的第九实施例的三栅极纳米线单元半导体单元的鸟瞰视图；
图53为图52的三栅极纳米线半导体单元的阵列的示意图；
图54为本发明一个实施例的三栅极纳米线半导体单元的所有栅极连接到薄片型公共字线(WL)的示意图；
图55为本发明一个实施例的三栅极纳米线半导体单元的栅极由薄片型公共字线(WL)取代的示意图；
图56为本发明一个实施例的环绕式栅极纳米线半导体单元的鸟瞰视图；
图57为56的环绕式栅极纳米线半导体单元的阵列的示意图；
图58为本发明一个实施例的柱型半导体单元的鸟瞰视图；
图59为图58中所示的柱型半导体单元的阵列的示意图；
图60为本发明一个实施例的不包括栅极的柱型半导体单元阵列的结构示意图；
图61为一种通道的晶粒边界的晶粒示意图；
图62为说明具有晶粒边界的晶体管组件以及不具有晶粒边界的晶体管组件的感测Vt值的分布示意图；
图63为说明不具有晶粒边界的翅片晶体管示意图；
图64为说明具有位于通道的源极端的晶粒边界的翅片晶体管的导电状态的示意图；
图65为说明具有位于通道的中心的晶粒边界的翅片晶体管的导电状态的示意图；
图66为说明具有位于通道的漏极端的晶粒边界的翅片晶体管的导电状态的示意图；
图67为根据本发明一个示范性实施例的数据交换系统的方块示意图；
图68为根据本发明一个示范性实施例的数据交换的方法流程图。
具体实施方式
现在参考附图来描述本发明的特定的实施例和实例。在附图和描述中，尽可能使用相同的参考字符来指代相同或相似的部分。
在下文的披露中，说明利用用于物理不可克隆函数的随机掺杂波动(Random-Dopant Fluctuation，简称：RDF)。必须注意的是，在下列示例性实施例中，场效应晶体管被用作实例来说明本发明的构想，且因此第一输入/输出端可表示源极、第二输入/输出端可表示漏极、电流路径可表示通道，以及控制端可表示栅极；然而，前述实施例仅用作示例性实施例且并不趋向于限制本发明的范围。事实上，本发明也可在若干其它CMOS兼容的半导体元件上实现，诸如双极结型晶体管(bipolar junction transistor，简称：BJT)等。
为了使借助于离子的Vt变化与常规技术相比更加显着，通道宽度W可缩减，而通道长度L可不缩减。W的典型长度与德布洛伊长度(DBL)相当，所述德布洛伊长度在硅材料中一般约为9nm，而L的典型长度则比DBL大得多，例如，超过100nm。
下文将讨论通道宽度W约为DBL的若干种情况。图9为本发明一个实施例的具有在DBL附近的通道宽度W的翅片晶体管的结构示意图，如图9中所示。电子流从源极穿过没有离子的通道流向漏极，其中源极连接接地电压，漏极连接漏极电压VD。
图10为本发明一个实施例的当在源极-通道界面存在负离子时的图9的翅片晶体管的传导状态的示意图，如图10所示。如果负离子存在于源极-通道界面，那么电子流将被负离子的峰电位反射而没有电流流过，这是因为由于狭窄通道(Si)使得电子无法绕开离子。
如上文所述，仅当离子位于在衬底的表面上的源极与漏极之间的界面上时，阈值电压(Vt)才会显着地被影响。通过本发明中提出的半导体单元结构，此特征变得显着，其中通道长度大于DBL且通道宽度约为DBL。
<第一实施例>
图11为本发明的第一实施例的集成电路的结构示意图。在图11中，集成电路700包括多个场效应晶体管和多个感应放大器，其中每一个场效应晶体管经配置以表示映射表中的地址且包括源极、漏极、通道以及栅极。在一些示例性实施例中，为了尽可能地最小化源接点，一个源极由两个半导体单元共享且所有源极连接到公共源线(SL)上，如图11中所示。串叠型半导体单元(源极由所述半导体单元共享)的两个漏极(D)独立地连接到感应放大器(S/A)。在此实例中，每一个感应放大器S/A被分配到地址数据(地址1，地址2，地址3…以及地址2N)。半导体单元的数目是2N且串叠型半导体单元的数目是N。这些感应放大器S/A感应每一个半导体单元的阈值电压，也就是，Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)。所有的栅极连接到公共字线(WL)上。在另一范例实施例中，集成电路700也可包括处理电路750，所述处理电路750经配置以将由相应的感应放大器S/A判定的每一个阈值电压Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)分类成第一状态和第二状态，并在映射表(例如，图13或图16中所示的棋盘图样的映射表)中的相应地址上标记每一个阈值电压Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)的状态。然而，应注意，处理电路750并不限于将阈值电压分类成两种状态，且处理电路750也可根据不同的应用将阈值电压分类成三种状态。
图12为本发明的一个实例中的地址数据与感应到的相应半导体单元的Vt值之间的关系示意图，图12在左边示出了地址数据并在右边示出了感应到的相应半导体单元的阈值电压。在一范例实施例中，假设为n型金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称：MOSFET)(p型通道)，其阈值电压在0、5V到0、8V周围波动。此差异源自存在于硅衬底的表面上的源极边缘周围的负离子。一般认为，0、5V对应于负离子不存在于在硅衬底的表面上的源极边缘周围的情况，而0、8V对应于负离子存在于在硅衬底的表面上的源极边缘周围的情况。
图13为本发明在二维(2D)平面区域上的寻址示意图，其中地址1，地址2…以及地址2N被映射在棋盘状图案中。
图14为本发明一个实施例在负离子随机掺杂的情况下感应到的半导体单元的Vt值的分布示意图，如图14所示，右边的峰对应于负离子存在于在硅衬底的表面上的源极边缘周围的情况。具有较高Vt的尾部源自存在于硅衬底的表面上的源极边缘周围的第二个或更多的负离子。其它的峰对应于负离子不存在于硅衬底的表面上的源极边缘周围的情况。属于右边的峰的半导体单元在棋盘上被描画成黑色(BL)，而其它半导体单元在棋盘上被描画成白色(W)。
图16为本发明一个实施例的表示半导体单元的Vt分布的在棋盘状图案上的黑白分布的示意图，如图16所示，通过感应到的阈值电压的分布来判定棋盘状图案(也就是，映射表)上的黑白布置。因为元件中负离子的位置在半导体单元间波动，所以棋盘状图案关于随机掺杂波动而波动。
在此实施例中，负离子可由正离子取代。图15为本发明一个实施例在正离子随机掺杂的情况下感应到的半导体单元的Vt值的分布示意图，如图15中所示。就是使在此种情况下，右边的峰也为黑色(BL)且另一个峰为白色(W)。以下实施例基本不变，只要黑白棋盘状图案(图16中所示)以类似的方式由随机掺杂波动(RDF)而形成。
用p型场效应晶体管(Field Effect Transistor，简称：FET)(n通道)取代n型FET(p通道)也是有可能的。此处“FET”表示“场效应晶体管”。如图16中所示，就是使在此种情况下，右边的峰也为黑色(BL)且另一个峰为白色(W)。以下实施例基本不变，只要黑白棋盘状图案(图16)以类似的方式由随机掺杂波动(RDF)而制成。
<第二实施例：元件结构>
图17为本发明的第二实施例的元件结构示意图，如图17所示，存在连接到公共字线(WL)上的多个翅片式FET，公共字线(WL)的形状为板形，而每一个翅片式FET可满足通道宽度(W)(也就是DBL)大约10nm的条件，且通道长度(L)比10nm大得多。注意，公共字线(WL)在通常的翅片式FET系统中可以为独立的。在公共字线(WL)与通道之间存在栅极绝缘层。
<第三实施例：三栅极型>
图18为本发明的第三实施例的元件结构示意图，如图18所示，存在连接到公共栅极上的多个翅片式FET。WL如图18所示般缠绕翅片从而使元件结构为三栅极。每一个翅片式FET可满足通道宽度(W)(也就是，DBL)在10nm周围的条件，且通道长度(L)比10nm大得多。栅极绝缘层也围绕翅片层且被公共字线(WL)围绕。注意，字线在典型的翅片式FET系统中可以为独立的。
<第四实施例：测量随机电报噪声>
图19为本发明一个实施例的Vt分布中的读取电压与较低Vt峰(W)以及较高Vt峰(BL)之间的关系示意图。图11中的每一个感应放大器S/A读取如图11中所示的相应半导体单元的阈值电压(Vt)。2N个半导体单元和2N个感应放大器S/A利用公共字线(WL)成组，如图12、图18以及图19中所示，且也利用公共源线(SL)成组，如图11中所示。感应到的在组中的半导体单元的阈值电压标记为Vt(1)，Vt(2)，…，Vt(2N)，其中每一个Vt(n)对应于地址n，如图11中所示，其中n为从1到2N。此对应关系在图12中示出，且阈值电压的分布被分成两个峰，也就是，较高Vt峰(黑色：BL)和较低Vt峰(白色：W)，如图14中所示。如果图11和图12中所示的地址被映射到2D区域上面，如图13中所示，而获得关于随机掺杂波动的那么白黑棋盘状图案，如图16中所示。
为了读取阈值电压,如图11、图17以及图18中所示，通过公共字线(WL)施加读取电压。此读取电压可能高于较低Vt峰(W)的较高尾部且低于较高Vt峰(BL)的较低尾部，如图19中所示。
由于字线偏移电阻的波动，可能需要注意读取电压的波动，图20为本发明的第四实施例的具有波动的读取电压、较低Vt峰(W)以及较高Vt峰(BL)之间的关系示意图，如图20中所示。然而，在本发明的示例性实施例中，字线为如图11、图17以及图18中所示的公共字线(WL)。且偏移电阻非常小。
更重要的感应问题是如下文所描述的随机电报噪声((random-telegraphnoise，简称：RTN)，图21为本发明一个实施例的引起RTN的原因的示意图，在图21中示意性地说明所述随机电报噪声。如果存在界面浅陷阱(interface shallow trap)，那么电子将被这些陷阱反复捕获或从这些陷阱中发射出来。此捕获-去捕获现象迅速且随机地产生，且因此感应到的阈值电压是波动的。在本发明的此示例性实施例中，波动幅度是可检测的(约为200mV)但却比由在源极侧存在的离子造成的阈值电压偏移小得多。
图22为本发明一个实施例的当电子由界面陷阱(interface trap)捕获时的能带图。在图22中，电子被界面陷阱捕获。注意，此陷阱靠近界面但仍在氧化物中。与在通道内部的源极边缘上的离子的影响相比，源极边缘周围的峰势垒的堆积减少。因此，此陷阱对通过通道的电流传输的影响要小于如图10中所述的通道内部的源极侧上的离子对通过通道的电流传输的影响。
图23为本发明一个实施例的由于RTN而使半导体单元从W的峰过渡到W与BL之间的间隔窗的示意图，如图23中所示，半导体单元从W的峰过渡到峰W与峰BL之间的间隔窗是可能的，但因为由随机电报噪声(RTN)造成的Vt偏移的幅度较小而不能直接从W峰转移到BL峰。
图24为本发明一个实施例的由于RTN而使半导体单元从W与BL之间的间隔窗过渡到W的峰的示意图，如图24中所示。由于随机电报噪声(RTN)半导体单元从W峰与BL峰之间的间隔窗过渡到峰W是可能的。这可被当作是图23的反向过程。
图25为本发明一个实施例的由于RTN而使半导体单元从BL的峰过渡到W与BL之间的间隔窗的示意图，如图25中所示。半导体单元从峰BL过渡到峰W与峰BL之间的间隔窗是可能的，但因为由随机电报噪声(RTN)造成的Vt偏移的幅度较小而不能直接从峰BL转移到峰W。
图26为本发明一个实施例的由于RTN而使半导体单元从W与BL之间的间隔窗过渡到BL的峰的示意图，如图26中所示。由于随机电报噪声(RTN)半导体单元从峰W与峰BL之间的间隔窗过渡到峰BL是可能的。这可被当作是图25的反向过程。
RTN的另一个重要特征是Vt反复地发生变化，图27为本发明一个实施例的由于RTN而使Vt从在W中的电压改变成低于读取电压的在间隔窗中的电压并朝向W回复的示意图；图28为本发明一个实施例的Vt从在W中的电压改变成高于读取电压的在间隔窗中的电压并朝向W回复的示意图，如图27和28中所示。图27说明Vt从峰W内部的电压改变成低于读取电压的间隔窗中的电压并朝向峰W返回的情况。应注意，返回值的幅度一般与第一个Vt改变的幅度不同。图28说明Vt从峰W内部的电压改变成高于读取电压的间隔窗中的电压并朝向峰W返回的情况。应注意，返回值的幅度一般与第一个Vt改变的幅度不同。
此外，图29为本发明一个实施例的Vt从在W内部朝向间隔窗改变的若干种情况的示意图，Vt偏移的幅度一般彼此之间不同，图30为本发明一个实施例的Vt从在间隔窗内部改变至W的若干种情况的示意图，图31为本发明一个实施例的Vt从在BL内部朝向间隔窗改变的若干种情况的示意图；图32为本发明一个实施例的Vt从在间隔窗内部改变至BL的若干种情况的示意图。在上述附图(图29至图32)中，Vt偏移的幅度一般彼此之间不同且由RTN导致的Vt偏移大于由公共字线(WL)的较低薄层电阻造成的读取偏压的波动。
因此，由随机电报噪声造成的Vt波动得到了缓解。在本发明中，用于去除随机电报噪声(RTN)的影响的基本构想是通过对阈值电压进行反复读取。因为归因于RTN的Vt偏移在每一次感应中会发生改变，如图27和图28所示，所以反复感应可去除RTN的影响。此反复感应的步骤可在所有的半导体单元晶体管中执行。
图33为本发明的一个实施例的半导体单元晶体管(比特)的迭代感应的流程示意图。首先，选定待感应的半导体单元晶体管。随后，给定连续感应的迭代的数目(N)，其中N一般超过10。也给定读取电压和参考电流(Ir)。读取电压可能高于峰W的右边尾部值且低于峰BL的左边尾部值，如图27到图32中所示。参考电流一般可通过考虑技术节点(也就是，通道长度(L))而判定。迭代计数(i，j以及k)在初始条件下都设为零。接着，所示的半导体单元晶体管(比特)的漏极电流(Id)被感应到，且第一个迭代计数(i)增加一，也就是，i＝i+1。随后，将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，那么第二个迭代计数(j)增加一。否则，第三个迭代计数(k)增加一。随后，将第一迭代计数(i)与连续感应的迭代的数目(N)做比较。如果i<N，进程返回到漏极电流的感应，且第一迭代计数(i)再次增加一。否则，将第二迭代计数(j)与第三迭代计数(k)做比较。如果j>k，那么感应到的半导体单元的阈值电压属于图14、图19、图20，以及图23到图32中所示的峰W(白色)。否则，感应到的半导体单元的阈值电压属于图14、图19、图20，以及图23到图32中所示的峰BL(黑色)。此后，选定另一个半导体单元晶体管，且接着对在选择待感应的半导体单元晶体管的第一个步骤之后的上述步骤进行重复，直到全部的半导体单元晶体管(比特)都根据上述步骤进行迭代感应为止。
<第五实施例：RGB板的扩展>
如上文所描述，在源极边缘的正离子也可改变阈值电压(Vt),如图15中所示，同时Vt偏移的方向变得与由在源极边缘的负离子导致的Vt偏移相反。图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机掺杂之后的半导体单元的Vt分布的示意图。至于图35-图38为本发明一个实施例的正离子或负离子在衬底的表面上远离源极边缘的示意图，其中栅极具有栅极电压VG。图39和图40为本发明一个实施例的正离子和负离子也彼此抵消的两种情况的示意图。图41为本发明的另一个实施例的示出的Vt分布的2D映射表的RGB棋盘状图案的示意图。在下文的披露中，Vt分布中的较高Vt峰(归因于在源极边缘的负离子)被重新指定为蓝色(B)，在先前的实施例中所述较高Vt峰为峰BL(黑色)。Vt分布中的较低Vt峰(归因于在源极边缘的正离子)被重新指定为红色(R)，且在先前的实施例中为峰W(白色)的另一个峰被重新指定为绿色(G)，如图34中所示。峰R具有归因于在源极侧的2个或更多的正离子的在左边的尾部。峰B具有归因于在源极侧的2个或更多的负离子的在右边的尾部。峰G由其它情况形成，包括如图35、图36、图37以及图38中所示的正离子或负离子远离在衬底的表面上的源极边缘的情况、如图22中所示具有RTN的情况，以及如图39和图40中所示如果正离子和负离子存在于衬底的表面上的源极边缘上，那么它们会彼此抵消的情况。使用如图12和图13中所示的相同映射方法，会获得如图41中所示的RGB棋盘状图案。RGB棋盘状图案在棋盘状图案上具有比白黑棋盘状图案更大的波动。这意味着就是使在添加另一种掺杂工艺时，RGB棋盘状图案也可能是优选的。
<第六实施例：RGB型的随机电报噪声的测量>
图42为本发明的第六实施例的Vt分布峰R、G以及B与两个读取电压(1)和(2)之间的关系示意图，如图42中所示。为了区分R和G，施加第一读取电压(1)。应注意，读取电压(1)在峰R与峰G之间的间隔窗中。如图42中所示，为了区分G和B，施加第二读取电压(2)。应注意，第二读取电压(2)在峰G与峰B之间的间隔窗中。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“R”和“G”，那么将此半导体单元标记为“R”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“G”和“G”，那么将此半导体单元标记为“G”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“G”和“B”，那么将此半导体单元标记为“B”。
图43和图44为本发明的第六实施例的用于去除RTN的方法的流程示意图，区分R和G的步骤在图43中说明。首先，选定待感应的半导体单元晶体管(比特)。随后，给定连续感应的迭代的数目(N)。也给定第一读取电压(1)和参考电流(Ir)。第一读取电压(1)可能高于峰R的右边尾部且低于峰G的左边尾部，如图40中所示。参考电流一般可通过技术节点(也就是，通道长度(L))而判定。迭代计数(i，j以及k)在初始条件下都设为零。接着，漏极电流(Id)被感应到，且第一个迭代计数(i)增加一，也就是，i＝i+1。随后，将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，那么第二迭代计数(j)增加一。否则，第三迭代计数(k)增加一。随后，将第一迭代计数(i)与N做比较。如果i<N，那么进程返回到感应漏极电流的步骤，且第一迭代计数(i)再次增加一。否则，将第二迭代计数(j)与第三迭代计数(k)做比较。如果j>k，那么感应到的半导体单元的阈值电压属于红色峰(R)，如图38和图42中所示。否则，感应到的半导体单元的阈值电压属于图38和图42中所示的绿色峰(G)。
随后的区分G和B的步骤在图44中说明。首先，选定待感应的半导体单元晶体管(比特)。之后给定连续感应的迭代的数目(N)，也给定读取电压和参考电流(Ir)。第二读取电压(2)可能高于峰G的右边尾部且低于峰B的左边尾部，如图40中所示。迭代计数(i，j以及k)在初始条件下都设为零。接着，漏极电流(Id)被感应到，且第一迭代计数(i)增加一，也就是，i＝i+1。然后将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，那么第二迭代计数(j)增加一。否则，第三迭代计数(k)增加一。随后，将第一迭代计数(i)与N做比较。如果i<N，那么进程返回到感应漏极电流的步骤，且第一迭代计数(i)再次增加一。否则，将第二迭代计数(j)与第三迭代计数(k)做比较。如果j>k，那么感应到的半导体单元的阈值电压属于绿色峰(G)，如图38和图42中所示。否则，感应到的半导体单元的阈值电压属于图38和图42中所示的蓝色峰(B)。
根据前述步骤，如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“R”和“G”，那么将此半导体单元标记为“R”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“G”和“G”，那么将此半导体单元标记为“G”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别返回“G”和“B”，那么将此半导体单元标记为“B”。类似地，可以推断出：
如果R→G，那么返回R。
如果G→G，那么返回G。
如果G→B，那么返回B。
此后，选定另一个半导体单元晶体管，且接着对在选则待感应的单元的第一个步骤之后的上述步骤进行重复，直到全部的半导体单元晶体管(比特)都根据上述步骤进行迭代感应为止，如图43和图44中所示。
<第七实施例：翅片式FET半导体单元>
在上述实施例中，使用翅片式FET型半导体单元以使通道长度与DBL相当，尽管本发明的其它实施并不限于此。
<第八实施例：纳米线半导体单元>
接着，将在下文中对本发明的示例性实施例的半导体元件系统中的纳米线FET型半导体单元的使用进行描述，图45为本发明的第八实施例的纳米线FET型半导体单元的结构以及相同的漏极电流的示意图，图46为本发明一个实施例的当在源极-通道界面存在负离子时的纳米线FET型半导体单元的传导状态的示意图，如图45和图46中所示。在XY平面中的截面图与图9和图10中的相同，其中通道宽度(W)与德布洛伊长度(DBL)相当。
图45说明当没有离子存在于源极(S)与漏极(D)的之间的通道中的情况。通道长度大于DBL，而通道宽度(W)和通道硅层的厚度(Z)与DBL相当。
当负离子存在于通道中的源极边缘上时，如图46中所示，因为没有绕道所以电子流被离子反射，这与图10的说明类似。
因为离子由于细纳米线的缘故而不能在垂直方向较深地存在，所以离子在通道的源端的影响更加频繁。
图47为本发明一个实施例的纳米线FET型半导体单元的鸟瞰视图，图48为本发明一个实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵列的鸟瞰视图，图49为本发明一个实施例的纳米线FET型半导体单元阵列的鸟瞰视图，图50为本发明一个实施例的纳米线FET型半导体单元的所有栅极连接到薄片型公共字线(WL)的示意图，图51为本发明一个实施例的纳米线FET型半导体单元的栅极由薄片型公共字线(WL)取代的的示意图。类似地，将多个纳米线聚集在一起是有可能的，每一个纳米线包括源极(S)、漏极(D)，以及源极与漏极之间的通道，如图48中所示。应注意，通道宽度(W)和硅通道层厚度(Z)与DBL相当，而通道长度(L)比德布洛伊长度(DBL)长得多。
类似地，栅极可附加在这些纳米线上，如图49中所示。单元半导体单元晶体管在图47中说明。为了配置图11中所示的布线网络，所有栅极应当为公共的。在栅极与通道之间可存在栅极绝缘层。这被用作图50和图51的结构中的组件。在图50中，薄片形公共字线(WL)连接到所有的栅极上。在图51中，所有的栅极被薄片形公共字线(WL)取代。
<第九实施例：三栅极纳米线半导体单元>
图52为本发明的第九实施例的三栅极纳米线单元半导体单元的鸟瞰视图，三栅极纳米线半导体单元的单元半导体单元晶体管在图52中说明。覆盖纳米线的栅极绝缘层被栅极覆盖。图53为图52的三栅极纳米线半导体单元的阵列的示意图，图54为本发明一个实施例的三栅极纳米线半导体单元的所有栅极连接到薄片型公共字线(WL)的示意图，图55为本发明一个实施例的三栅极纳米线半导体单元的栅极由薄片型公共字线(WL)取代的示意图，图56为本发明一个实施例的环绕式栅极纳米线半导体单元的鸟瞰视图，图57为56的环绕式栅极纳米线半导体单元的阵列的示意图。为了制作可能如图11中所示的布线网络，所有栅极应当为公共的。这在图54和图55所示的结构中实现。在图54中，薄片形公共字线(WL)与所有的栅极相连接。在图55中，所有的栅极被薄片形公共字线(WL)取代。此外，如图57中所示，用另一个薄片形导体覆盖半导体单元的其它平面是有可能的。优选的是，此处所提及的薄片形导体为多晶硅的薄层。单元半导体单元晶体管在图56中说明。围绕纳米线的栅极绝缘层由栅极围绕。
应当注意，类似于这些的半导体单元的制造工艺适用于具有纳米线通道以及四周皆线的公共字线的三维(3D)集成。因此，元件级芯片识别也能够以一种与3D LSI兼容的方式提出。
<第十实施例：柱型半导体单元>
图58为本发明一个实施例的柱型半导体单元的鸟瞰视图，图59为图58中所示的柱型半导体单元的阵列的示意图，如图58中所示。上述纳米线半导体单元可被柱型半导体单元取代。柱子被栅极绝缘层围绕，所述栅极绝缘层进一步被栅极围绕。在图59中说明相应的半导体单元阵列。应注意，存在形成每一个半导体单元(柱子)的四周皆栅极结构的公共字线(WL)。图60为本发明一个实施例的不包括栅极的柱型半导体单元阵列的结构的示意图，柱子的直径应当与DBL相当。源极为衬底，所有的柱子终止在衬底处，且因此源级对所有的半导体单元(柱子)是公用的。每一个柱子的另一端是半导体单元的漏极。在每一个柱子中存在源极与漏极之间的通道，且此外所述通道长度应当大于DBL。类似于此的半导体单元的制造工艺适用于具有柱型通道以及薄片形公共字线的3D集成。因此，元件级芯片识别也能够以一种与三维LSI兼容的方式提出。
优选的是，当没有离子存在于通道中的源极边缘上时，上文所提及的通道长度足够长以使漏极电流稳定。一般地，通道长度超过DBL的三倍；也就是，30nm。
<第十一实施例：晶粒边界>
图61为一种通道的晶粒边界的晶粒示意图。在图61中示出的所述信道可例如是，制造于图11所示的集成电路中，且所述通道可由多晶硅所制成。所述通道中的多晶硅可由图61中所示的晶粒及晶粒边界所组成，且所述晶粒可在制程加热过程中沿着垂直于基板表面的方向生成。晶粒的大小(晶粒的宽度Wgr)因此对温度以及加热过程敏感。所述平均晶粒宽度一般例如是数十纳米至几百纳米。另一方面，晶粒边界的宽度Wgb一般为数个纳米。
图62为说明具有晶粒边界的晶体管组件以及不具有晶粒边界的晶体管组件的感测Vt值的分布示意图。如图62所示，感测Vt值的分布可分为两个峰值，其是由隔离于晶粒边界的正离子所造成，右边的峰值敏感于栅极宽度分散性、栅极长度分散性、字线电阻分散性、位线电阻分散性等等。这些分散性不仅见于右边的峰值，但也可见于左边的峰值。因为晶粒边界的位置和数量可以是概率性的，故左边的峰值的阀值电压为分散的。举例而言，晶粒的数目可以波松分布(Poisson distribution)进行描述。此后在本实施例的说明中，将源极和漏极是p型区域和所述导电载体为电洞，然而本发明并不限于此范例。
应注意的是，阀值电压Vt被位于信道的源极端的正离子降低、被位于通道的中心的正离子部分地降低、以及被位于漏极端的正离子轻微地降低。图63为说明不具有晶粒边界的翅片晶体管示意图，图64为说明具有位于通道的源极端的晶粒边界的翅片晶体管的导电状态的示意图，图65为说明具有位于通道的中心的晶粒边界的翅片晶体管的导电状态的示意图，以及图66为说明具有位于通道的漏极端的晶粒边界的翅片晶体管的导电状态的示意图。介于源极(S)与漏极(D)之间的信道可在半导体单元的纳米线结构或立柱结构实施，其中，所述通道具有长度L和厚度Z。
在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为100mV，跨越通道层的典型电场大约为0.1MV/cm，这表示基本电荷的影响可于从接口上10纳米消失。此正好是DBL。此外，晶粒边界可储存多个离子，也因此晶粒边界的影响可能消失在几个10nm以下。因此，当信道中晶粒边界的位置相较于漏极更靠近源极时，则晶粒边界影响到Vt的分布。然而，应注意的是，本发明不限于上述范例。
在图63中，无电洞的电流因晶体管中没有晶粒边界而被反射。当晶粒边界存在于源极端时，如图64所示，则电洞电流由于位在源极端的晶粒边界析出(segregated)的正电荷而被反射于通道的源极端。当晶粒边界存在于通道的中心时，如图65所示，则电洞电流被位在晶粒边界析出的正电荷部分地反射。此外，当晶粒边界存在于通道的漏极端时，如图66所示，则电洞电流被位在晶粒边界析出的正电荷轻微地反射。应更注意的是，晶粒边界的数目并不限于所述的范例。除了通道不具有晶粒边界或具有一个晶粒边界之外，如图63-66所示，通道中可存在一个以上的晶粒边界。
在一些实施例中，图61所示晶粒宽度Wgr沿着生成通道的垂直于基板表面上的垂直轴变化。因此，信道的厚度应调整以控制平均晶粒宽度更适合于通道层中。在一些实施例中，通道的长度L介于平均晶粒宽度与三倍平均晶粒宽度之间。此外，信道层的厚度可小于信道的平均晶粒宽度。除此之外，在一些实施例中，信道为纳米线结构的一部分，纳米线的直径可小于信道的平均晶粒宽度。另一方面，当信道为柱状结构的一部分时，则柱状结构的直径可小于信道的平均晶粒宽度。
<第十二实施例：数据交换方法>
图67为根据本发明一个示范性实施例的数据交换系统的方块示意图。图68为根据本发明一个示范性实施例的数据交换的方法流程图。参照图67，数据交换系统包含第一装置610、第二装置620、以及网络650。所述第一装置610可包含识别管理单元630，且所述第二装置包含集成电路640。此外，所述集成电路640可例如是图11所示的集成电路700。另一方面，第一装置610可例如是决定与第二装置610的通讯会话是否安全的数据中心。应注意的是，所述第一装置610以即第二装置620的数目并不限于图67所示。参照图67以及图68，图67中所示的系统可用以执行介于第一装置610与第二装置620之间的数据交换方法。在步骤S700中，第一装置610提供封包的第一组P1以通过网络650传递至第二装置620。封包的第一组可包含读取电压的顺序，例如是栅极电压。应强调的是，网络650可以是任意能够传递数据封包且适合的有线或无线网络。在步骤S710中，第二装置620的集成电路640反应于封包的第一组而产生封包的第二组P2。所述产生封包的第二组P2的方法可例如是参照图33以及图43-44所示的方法。然后，传递封包的第二组P2至第一装置610。在一实施例中，第一装置610可寄送封包的第一组P1中的栅极电压的顺序，且第二装置620可于封包的第二组P2中输出多个分别对应至一栅极电压的映像表。换句话说，第二装置620可根据由第一装置610使用上述的密码生成方法所寄送的一栅极电压而产生一映像表。封包的第一组P1以及封包的第二组P2可分为多个封包，但本发明不以此为限。在步骤S720中，第一装置610中的识别管理单元630比较封包的第一组P1与封包的第二组P2并产生比较结果。在步骤S730中，第一装置610接着根据所述比较结果判断第二装置620是否允许与第一装置610进行通讯。换句话说，不同的栅极电压造成第二装置620中不同的通道电流，且不同的第二装置620具有不同的信道状况，像是信道中不同的电流调整组件配置于不同的位置，也因此，第一装置610可在通过封包的第二组P2辨识介于映像表之间的相同特征执行认证。应注意的是，这两个封包(封包的第一组P1以及封包的第二组P2)为独立的。此外，来自第二装置620的信号不经过任何的算法，其原因在于其是CMOS的PUF的物理波动。因此，只要数量庞大的封包通过网络进出第一装置610时，则黑客(haker)很难侦测封包的第一组P1与封包的第二组P2之间的关系。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (22)

1.一种集成电路，其特征在于，包括：
至少一个第一输入/输出端；
至少一个电流路径，所述至少一电流路径与所述至少一第一输入/输出端相连接；
至少一个控制端，所述控制端设置在所述至少一个电流路径之上，经配置以将多个控制端电压施加在所述至少一个电流路径上；以及
至少一个第二输入/输出端，所述至少一第二输入/输出端与所述至少一电流路径相连接，
其中至少一电流调整元件配置于所述至少一电流路径以调整电流。
2.根据权利要求1所述的集成电路，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度DBL定义的电流路径的宽度或厚度中的任一者，且所述电流路径的长度长于所述电流路径的宽度。
3.根据权利要求1所述的集成电路，其特征在于，还包括：
至少一个感应放大器，所述感应放大器与所述至少一个第二输入/输出端相连接，经配置以感应来自所述至少一个第二输入/输出端的电流，并根据所述控制端电压的其中之一来判定阈值电压；以及
处理电路，所述处理电路经配置以将由相应的所述感应放大器判定出的每一个阈值电压分类成第一状态和第二状态，并在映射表中的地址上标记每一个阈值电压的状态。
4.根据权利要求1所述的集成电路，其特征在于，所述至少一个控制端进一步覆盖所述至少一个电流路径。
5.根据权利要求1所述的集成电路，其特征在于，所述至少一个第一输入/输出端、所述至少一个电流路径以及所述至少一个第二输入/输出端形成了纳米线，且所述至少一个控制端进一步围绕所述纳米线。
6.一种集成电路，其特征在于，包括：
多个半导体单元，每一个半导体单元经配置以表示一映射表中的一地址且包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端，其中至少一电流调整元件配置于至少一电流路径中以调整电流；
多个感应放大器，每一个感应放大器连接至所述第二输入/输出端且经配置以感应来自所述第二输入/输出端的电流，并判定出所述相应半导体单元的一阈值电压；以及
一处理电路，所述处理电路经配置以将由相应的所述感应放大器判定出的每一个所述阈值电压分类成一第一状态和一第二状态，并在所述映射表中的所述相应地址上标记每一个所述阈值电压的状态。
7.根据权利要求6所述的集成电路，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度DBL定义的电流路径的宽度或厚度中的任一者，且所述电流路径的长度长于所述电流路径的宽度。
8.根据权利要求6所述的集成电路，其特征在于，还包括：
公共第一输入/输出端线，所述公共第一输入/输出端线电连接所述半导体单元的所述第一输入/输出端；以及
公共字线，所述公共字线电连接所述半导体单元的所述控制端。
9.根据权利要求6所述的集成电路，其特征在于，所述半导体单元包括：
半导体衬底；
多个翅片层，所述翅片层垂直设于所述半导体衬底上，其中所述电流路径在所述翅片层的顶部形成，且所述第一输入/输出端和所述第二输入/输出端分别设置在翅片层的一端和另一端并与所述电流路径相连接；以及
多个介电层，所述介电层设置在所述多个翅片层上，其中所述控制端在所述介电层之上。
10.根据权利要求9所述的集成电路，其特征在于，所述介电层进一步延伸进入所述多个翅片层之间的空间中，且所述控制层进一步围绕所述介电层。
11.根据权利要求6所述的集成电路，其特征在于，所述第一输入/输出端、所述电流路径以及所述第二输入/输出端形成多个纳米线，且伴随着在其间的多个介电层，所述控制端进一步围绕所述纳米线。
12.根据权利要求6所述的集成电路，其特征在于，所述半导体单元包括：
半导体衬底，所述半导体衬底经配置以作为所述第一输入/输出端；
多个建造在所述半导体衬底上的垂直柱，所述垂直柱子经配置以作为所述电流路径；以及
多个介电层，所述介电层围绕所述多个垂直柱，所述第二输入/输出端被设置在所述垂直柱上，且伴随着在其间的所述介电层，所述控制端围绕所述垂直柱。
13.一种密码生成方法，其特征在于，适用于具有多个半导体元件的集成电路，各个半导体元件包括一第一输入/输出端、一第二输入/输出端以及一电流路径，所述方法包括：
配置各个半导体元件以表示地址在一映射表；
判断一第一读取电压以及一参考电流；
从所述第二输入/输出端感测一电流并确认对应的半导体元件的阈值电压，其中至少一电流调整元件配置于至少一电流路径以调整电流；
分类各个阈值电压为一第一状态与一第二状态；以及
根据所述阈值电压的状态标记各个半导体元件在对所述映射表的地址。
14.根据权利要求13所述的密码生成方法，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度DBL定义的电流路径的宽度或厚度中的任一者，且所述电流路径的长度长于所述电流路径的宽度。
15.根据权利要求13所述的密码生成方法，其特征在于，将每一个所述已确认的阈值电压分类成所述第一状态和所述第二状态的步骤进一步包括以下步骤：
如果所述半导体单元的所述阈值电压低于所述第一读取电压，则将所述阈值电压分类为所述第一状态；以及
如果所述半导体单元的所述阈值电压高于所述第一读取电压，则将所述阈值电压分类为所述第二状态。
16.根据权利要求13所述的密码生成方法，其特征在于，还包括以下步骤：
如果所述阈值电压的所述状态被分类为所述第一状态，则在所述映射表的所述相应地址上将所述半导体单元标记为白色；以及
如果所述阈值电压的所述状态被分类为所述第二状态，则在所述映射表的所述相应地址上将所述半导体单元标记为黑色。
17.根据权利要求13所述的密码生成方法，其特征在于，将每一个所述已确认的阈值电压分类成所述第一状态和所述第二状态的所述步骤还包括以下步骤：
比较来自所述第二输入/输出端的所述电流与所述参考电流达预定的次数；
判定第一个数是否大于第二个数，其中所述第一个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，以及所述第二个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；
如果所述第一个数大于所述第二个数，则将所述相应阈值电压分类为所述第一状态；以及
如果所述第一个数小于所述第二个数，则将所述相应阈值电压分类为所述第二状态。
18.根据权利要求13所述的密码生成方法，其特征在于，将每一个所述已确认的阈值电压分类成所述第一状态和所述第二状态的所述步骤还包括以下步骤：
判定第二读取电压；
将每一个所述阈值电压分类成所述第一状态、所述第二状态，以及第三状态。
19.根据权利要求18所述的密码生成方法，其特征在于，将已被判定的每一个所述阈值电压分类成所述第一状态、所述第二状态以及所述第三状态的所述步骤进一步包括以下步骤：
如果所述半导体单元的所述阈值电压低于所述第一读取电压，则将所述阈值电压分类为所述第一状态；
如果所述半导体单元的所述阈值电压高于所述第一读取电压并低于所述第二读取电压，则将所述阈值电压分类为所述第二状态；
如果所述半导体单元的所述阈值电压高于所述第二读取电压，则将所述阈值电压分类为所述第三状态。
20.根据权利要求18所述的密码生成方法，其特征在于，还包括以下步骤：
如果所述阈值电压的所述状态被分类为所述第一状态，
则在所述映射表的所述相应地址上将所述半导体单元标记为红色；
如果所述阈值电压的所述状态被分类为所述第二状态，
则在所述映射表的所述相应地址上将所述半导体单元标记为绿色；以及
如果所述阈值电压的所述状态被分类为所述第三状态，则在所述映射表的所述相应地址上将所述半导体单元标记为蓝色。
21.根据权利要求18所述的密码生成方法，其特征在于，将每一个所述已确认的阈值电压分类成所述第一状态、所述第二状态以及所述第三状态的所述步骤还包括：
施加所述第一读取电压；
比较来自所述第二输入/输出端的所述电流与所述参考电流达预定的次数；
判定第一个数是否大于第二个数，其中所述第一个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，以及所述第二个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；以及
如果所述第一个数大于所述第二个数，则将所述相应阈值电压分类为所述第一状态。
22.根据权利要求21所述的密码生成方法，其特征在于，如果所述第一个数小于所述第二个数，则所述方法还包括以下步骤：
施加所述第二读取电压；
比较来自所述第二输入/输出端的所述电流与所述参考电流达预定的次数；
判定第三个数是否大于第四个数，其中所述第三个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，而所述第四个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；以及
如果所述第三个数小于所述第四个数，则将所述相应阈值电压分类为所述第二状态；以及
如果所述第三个数大于所述第四个数，则将所述相应阈值电压分类为所述第三状态。
CN201510140408.3A 2013-09-27 2014-03-05 集成电路以及密码生成方法 Active CN104767519B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/038,772 2013-09-27
US14/038,772 US9966467B2 (en) 2013-09-27 2013-09-27 Integrated circuit and code generating method
CN201410078450.2A CN104518780B (zh) 2013-09-27 2014-03-05 集成电路以及密码生成方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410078450.2A Division CN104518780B (zh) 2013-09-27 2014-03-05 集成电路以及密码生成方法

Publications (2)

Publication Number Publication Date
CN104767519A true CN104767519A (zh) 2015-07-08
CN104767519B CN104767519B (zh) 2018-11-23

Family

ID=52739590

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410078450.2A Active CN104518780B (zh) 2013-09-27 2014-03-05 集成电路以及密码生成方法
CN201510140408.3A Active CN104767519B (zh) 2013-09-27 2014-03-05 集成电路以及密码生成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410078450.2A Active CN104518780B (zh) 2013-09-27 2014-03-05 集成电路以及密码生成方法

Country Status (3)

Country Link
US (3) US9966467B2 (zh)
CN (2) CN104518780B (zh)
TW (1) TWI521376B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966467B2 (en) * 2013-09-27 2018-05-08 Phison Electronics Corp. Integrated circuit and code generating method
US10432409B2 (en) 2014-05-05 2019-10-01 Analog Devices, Inc. Authentication system and device including physical unclonable function and threshold cryptography
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US10680809B2 (en) 2016-08-04 2020-06-09 Macronix International Co., Ltd. Physical unclonable function for security key
US10911229B2 (en) 2016-08-04 2021-02-02 Macronix International Co., Ltd. Unchangeable physical unclonable function in non-volatile memory
US10855477B2 (en) 2016-08-04 2020-12-01 Macronix International Co., Ltd. Non-volatile memory with physical unclonable function and random number generator
US11258599B2 (en) 2016-08-04 2022-02-22 Macronix International Co., Ltd. Stable physically unclonable function
US10715340B2 (en) * 2016-08-04 2020-07-14 Macronix International Co., Ltd. Non-volatile memory with security key storage
US10958452B2 (en) 2017-06-06 2021-03-23 Analog Devices, Inc. System and device including reconfigurable physical unclonable functions and threshold cryptography
US11380379B2 (en) 2020-11-02 2022-07-05 Macronix International Co., Ltd. PUF applications in memories

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313511B1 (en) * 1999-03-30 2001-11-06 Kabushiki Kaisha Toshiba Semiconductor device
CN1949522A (zh) * 2005-10-12 2007-04-18 台湾积体电路制造股份有限公司 非易失性存储单元与集成电路
WO2009060052A1 (fr) * 2007-11-09 2009-05-14 Commissariat A L'energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
CN101958147A (zh) * 2009-06-25 2011-01-26 旺宏电子股份有限公司 一种相变化存储装置及其操作方法
CN102088027A (zh) * 2009-12-08 2011-06-08 S.O.I.Tec绝缘体上硅技术公司 具有绝缘膜下埋入背控制栅极的SeOI上一致晶体管电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307456B1 (ko) * 1999-12-08 2001-10-17 김순택 박막 트랜지스터의 제조 방법
TWI272666B (en) 2002-01-28 2007-02-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
CN1228835C (zh) * 2002-07-29 2005-11-23 台湾积体电路制造股份有限公司 抑制分离栅快闪存储单元位线漏电流的方法
US7192811B2 (en) * 2003-06-23 2007-03-20 Macronix International Co., Ltd. Read-only memory device coded with selectively insulated gate electrodes
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8619979B2 (en) 2010-06-25 2013-12-31 International Business Machines Corporation Physically unclonable function implemented through threshold voltage comparison
US8415969B1 (en) 2011-10-28 2013-04-09 International Business Machines Corporation Implementing screening for single FET compare of physically unclonable function (PUF)
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US9093476B2 (en) * 2013-07-30 2015-07-28 GlobalFoundries, Inc. Integrated circuits having FinFETs with improved doped channel regions and methods for fabricating same
US9966467B2 (en) * 2013-09-27 2018-05-08 Phison Electronics Corp. Integrated circuit and code generating method
US9838389B2 (en) * 2013-09-27 2017-12-05 Phison Electronics Corp. Integrated circuit, code generating method, and data exchange method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313511B1 (en) * 1999-03-30 2001-11-06 Kabushiki Kaisha Toshiba Semiconductor device
CN1949522A (zh) * 2005-10-12 2007-04-18 台湾积体电路制造股份有限公司 非易失性存储单元与集成电路
WO2009060052A1 (fr) * 2007-11-09 2009-05-14 Commissariat A L'energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
CN101958147A (zh) * 2009-06-25 2011-01-26 旺宏电子股份有限公司 一种相变化存储装置及其操作方法
CN102088027A (zh) * 2009-12-08 2011-06-08 S.O.I.Tec绝缘体上硅技术公司 具有绝缘膜下埋入背控制栅极的SeOI上一致晶体管电路

Also Published As

Publication number Publication date
US20180212049A1 (en) 2018-07-26
US20180219091A1 (en) 2018-08-02
US9966467B2 (en) 2018-05-08
US10475927B2 (en) 2019-11-12
TWI521376B (zh) 2016-02-11
CN104518780B (zh) 2017-12-08
US20150091747A1 (en) 2015-04-02
CN104767519B (zh) 2018-11-23
CN104518780A (zh) 2015-04-15
US10629738B2 (en) 2020-04-21
TW201512893A (zh) 2015-04-01

Similar Documents

Publication Publication Date Title
CN104767519A (zh) 集成电路以及密码生成方法
EP2399290B1 (en) Semiconductor device with a physical structure for use in a physical unclonable function
US9787473B2 (en) Carbon nanotube array for cryptographic key generation and protection
CN104979362B (zh) 具有翅片式有源图案和栅极节点的半导体装置
EP3043281B1 (en) Device and method for generating identification key
US9838389B2 (en) Integrated circuit, code generating method, and data exchange method
US12003631B2 (en) Unique identifiers based on quantum effects
US20220164433A1 (en) Device identification with quantum tunnelling currents
US11942440B2 (en) Method for detecting a differential fault analysis attack and a thinning of the substrate in an integrated circuit, and associated integrated circuit
EP3057031B1 (en) Apparatus and method for generating identification key
CN105323071B (zh) 集成电路、密码生成的方法以及数据交换的方法
KR20120000281A (ko) 마스크 롬
KR102453989B1 (ko) 자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant