CN105323071B - 集成电路、密码生成的方法以及数据交换的方法 - Google Patents

Abstract

本发明提供一种集成电路、密码生成的方法以及数据交换的方法。所述集成电路包括多个场效应晶体管、多个感应放大器以及处理电路。每个场效晶体管经配置以表示映射表中的地址且包括源极、漏极、通道以及栅极。每一个感应放大器连接至所述漏极上且经配置以感应来自所述漏极的电流，并确定所述相应的场效应晶体管的阈值电压。所述处理电路经配置以分类各个由对应感应放大器锁确定的阈值电压为第一状态与第二状态，并标记在映射表中各个阈值电压的对应地址。

Description

集成电路、密码生成的方法以及数据交换的方法

技术领域

本发明是有关于一种集成电路、密码生成的方法以及数据交换的方法。

背景技术

随着网络从上世纪中期开始流行，非常需要以加密和认证技术来确保网络的安全。这些大多数的技术都是通过假定它们用于具有强大的计算能力的伺服器或个人电脑中而设计，例如防毒软件和乱数生成软件即需要强大的计算能力来运作。在另一方面，近年来小型设备的使用上不断地增加，而所述小型设备具有较弱的计算能力并且可以连接至网络上，诸如SIM卡、传感器、智能电表、智能卡、USB存储器等等。而随着云端计算、社交网络、智能电网、机器对机器(M2M)网络等的使用，由类似于这些小型设备组成的网络引起了新应用服务的诞生。因为LSI芯片是小型设备的元件，所以在网络中使用的芯片数量必定会大幅度增加。因此，需要将一些新技术嵌入LSI芯片中，以确保由LSI芯片组成的网络的安全。由于每一个所述LSI芯片只有较弱的计算能力，因此可以预期必定需要使用元件级模块进行加密和认证技术。还应注意的是，芯片中的安全模块的成本也是一个重要的考量因素。

一般来说，用于安全的元件级模块包括a)用于执行加密和认证操作的电路，以及b)用于保存/维护机密信息的电路，所述机密信息是运行加密和认证所必需的(密钥维护)。

应注意的是，增加第二部分(密钥维护)的电路到芯片中会增加了芯片的成本。还值得注意的是，攻击者将可能攻击密钥维护。图1为现有技术中在没有PUF的情况下的密钥维护模块的结构示意图。

图2为具有嵌入的PUF的芯片的结构示意图，如图2所示，密钥维护电路在近年来期望的是由物理不可复制功能(Physically-Unclonable Function；简称PUF)取代，在所述物理不可复制功能中，芯片的个体差异被用于识别芯片。例如，图3为PUF的结构示意图，如图3中所示，PUF的模块将回传关于输入(C)的输出(R)。图4为PUF独创性的示意图，如图4中所示，另一个芯片将回传关于同一输入的另一个输出。人们可利用芯片之间关于同一输入的输出差异来识别芯片。换句话说，PUF将在必要时创建ID且不必要将ID存储在存储器中。

(PUF的利用)

(真实性)如图4中所示，只要来自芯片的输出(R)与任何其他芯片都不同，则此输出可被当作芯片的ID号码。

(复制保护)从芯片-A的输出(R-A)创建一个一般加密密钥(密钥-A)是有可能的。从芯片-B的输出(R-B)创建另一个一般加密密钥(密钥-B)也是有可能的。如图4中所示，密钥-B必定与关于同一输入(C)的密钥-A不同。一旦利用密钥A加密一个程序，则不能利用任何其他LSI(LSI-B)执行该程序，因为密钥-B与密钥-A不同。

(对PUF的要求)

a)(不可预测性)从关于芯片的其他输入-输出的组合((C2)-(R2)、(C3)-(R3)…)预测输入(C1)和输出(R1)的组合是不可能的或非常困难的。图5为PUF不可预测性的示意图，在图5中，假设(C1)-(R1)、(C2)-(R2)…(Cn)-(Rn)的组合是已知的。在此情况下，预测(Cn+1)-(Rn+1)的组合必定是不可能的或非常困难的。b)(独创性)如图4中所示，任何两个芯片必须回传关于同一输入(C)的不同的回传值(R1和R2，其中R1≠R2)。c)(再现性)一般来说，噪声导致来自装置的输出在平均值(R)附近波动。图6为PUF可重置性的示意图，如图6中所示，波动(△R)必定小于任何两个输出之间的差值(对于和|△R|<|Rl–Rm|)。

(PUF的优点)

a)(不可见的标签)来自PUF的回传值可被当作不可见的标签，所述不可见的标签在不需要任何额外设计的情况下随机且独立地附加到每一个LSI芯片上。图7为具有PUF的芯片的管理结构示意图，如图7中所示，它对于区分是否被认证是有益的。应注意的是，来自PUF的回传值不必要保存在存储器中，这意味着“不可见”。b)(复制保护)可从来自PUF的回传值创建加密密钥。图8为通过PUF实现的复制保护效果示意图，如图8中所示，一旦利用由芯片中的PUF创建的密钥来加密一个程序，则只要PUF适当地运行，则不能利用任何其他芯片来执行该程序。

然而，本文中的任何内容不应被理解为对本发明的任何部分的现有技术中的知识的承认。此外，此申请案中的任何文档的引用或引证并非承认此类文档可作为本发明的现有技术，或构成所属领域中的通常知识的一部分的任何参考。

发明内容

因此，本发明涉及集成电路、密码生成的方法以及数据交换的方法，可在芯片实现物理不可复制识别的能力。

根据一个示范性实施例，提供了一种集成电路。所述集成电路包含至少一第一输入/输出端、连接至所述第一输入/输出端的至少一电流路径、配置于所述至少一电流路径上且经配置以施加多个控制端电压于所述至少一电流路径上的至少一控制端、以及连接至所述电流路径的至少一第二电流输入/输出端。至少一电流调整元件配置于所述至少一电流路径上以调整电流。在一些实施例中，所述至少一电流调整元件包含至少一参杂离子，以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其他实施例中，所述至少一电流调整元件包含至少一晶界。

根据一个示范性实施例，提供了另一种集成电路。所述集成电路包含多个半导体元件、多个感应放大器以及一处理电路。各个半导体元件用以表示一映射表中的一地址且包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端。至少一电流调整元件配置于至少一电流路径中以调整电流。每一个所述感应放大器连接至所述第二输入/输出端且经配置以感应来自所述第二输入/输出端的电流，并判定出所述相应半导体单元的一阈值电压。所述处理电路经配置以将由所述相应的感应放大器判定出的每一个所述阈值电压分类成一第一状态和一第二状态，并在所述映射表中的所述相应地址上标记每一个所述阈值电压的状态。在一些实施例中，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其他实施例中，所述至少一电流调整元件包括至少一晶界。

根据一个示范性实施例，提供了一种密码生成的方法。所述密码生成的方法适用于具有多个半导体元件的集成电路，各个半导体元件包括一第一输入/输出端、一第二输入/输出端以及一电流路径。所述方法包括：判断一第一读取电压以及一参考电流；从该第二输入/输出端感测一电流并确认对应的半导体元件的阈值电压，其中至少一电流调整元件配置于至少一电流路径以调整电流；分类各个阈值电压为一第一状态与一第二状态；以及根据该阈值电压的状态标记各个半导体元件于对应该映射表的地址。在一些实施例中，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其他实施例中，所述至少一电流调整元件包括至少一晶界。

根据一个示范性实施例，分类各个识别的阈值电压为第一状态与第二状态的步骤还包括：分类各个阈值电压为第一状态、第二状态以及第三状态。

根据一个示范性实施例，提供了一种数据交换的方法。所述方法交换数据于第一装置与第二装置之间。所述第二装置具有多个半导体元件，各个半导体元件包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端。所述方法包含：提供封包的第一组至该第一装置以通过网络传递至一第二装置，其中该封包的第一组包括读取电压的顺序；通过使用该第二装置反应于该封包的第一组而产生该封包的第二组，并传递封包的第二组至该第一装置；通过使用该第一装置中的识别管理单元比较该封包的第一组与该封包的第二组，并产生一比较结果；根据该比较结果判断该第二装置是否允许与该第一装置进行通信。此外，通过使用该第二装置反应于该封包的第一组而产生该封包的第二组的步骤包括：配置各个半导体元件以表示地址在一映射表；判断一第一读取电压以及一参考电流；从该第二输入/输出端感测一电流并确认对应的半导体元件的阈值电压，其中至少一电流调整元件配置于至少一电流路径以调整电流；分类各个阈值电压为一第一状态与一第二状态；以及根据该阈值电压的状态标记各个半导体元件在对应该映射表的地址。在一些实施例中，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其他实施例中，所述至少一电流调整元件包括至少一晶界。

总之，本发明的实施例中所描述的集成电路、密码生成方法以及数据交换方法可在芯片产生物理不可复制的识别效果。

然而，应理解的是，此总结可能并不含有本发明的所有方面和实施例，并不意图以任何方式进行限制或约束，并且如本文中所揭示的本发明为本领域技术人员可理解其涵括明显的改进和更改。

为了让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为现有技术中在没有PUF的情况下的密钥维护模块的结构示意图；

图2为具有嵌入的PUF的芯片的结构示意图；

图3为PUF的结构示意图；

图4为PUF独创性的示意图；

图5为PUF不可预测性的示意图；

图6为PUF可重置性的示意图；

图7为具有PUF的芯片的管理结构示意图；

图8为通过PUF实现的复制保护效果示意图；

图9为一个示范性实施例的具有在DBL附近的通道宽度W的鳍片晶体管的结构示意图；

图10为一个示范性实施例的当在源极-通道接口存在负离子时的图9的鳍片晶体管的传导状态示意图；

图11为本发明的第一示范性实施例的集成电路的结构示意图；

图12为本发明的一个范例中的地址数据与感应到的相应半导体单元的阈值电压Vt值之间的关系示意图；

图13为在二维(2D)平面区域上的地址结构示意图(也即映射表)；

图14为一个示范性实施例的在负离子随机掺杂的情况下感应到的半导体单元的阈值电压Vt值的分布示意图；

图15为根据一个示范性实施例的在正离子随机掺杂的情况下感应到的半导体单元的阈值电压Vt值的分布示意图；

图16为根据一个示范性实施例的表示半导体单元的阈值电压Vt分布的在棋盘状图案上的黑白分布的示意图；

图17为根据本发明的第二示范性实施例的元件结构示意图；

图18为根据本发明的第三示范性实施例的另一个元件结构示意图；

图19为一个示范性实施例的阈值电压Vt分布中的读取电压与较低阈值电压Vt峰值(W)以及较高阈值电压Vt峰值(BL)之间的关系示意图；

图20为本发明的第四实施例的具有波动的读取电压、较低阈值电压Vt峰值(W)以及较高阈值电压Vt峰值(BL)之间的关系示意图；

图21为一个示范性实施例的引起随机电报噪声RTN的原因的示意图；

图22为一个示范性实施例的当电子由接口陷阱(interface trap)捕获时的能带图；

图23为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W的峰值过渡到W与BL之间的间隔窗(gap window)的示意图；

图24为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与BL之间的间隔窗过渡到W的峰值的示意图；

图25为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从BL的峰值过渡到W与BL之间的间隔窗的示意图；

图26为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与BL之间的间隔窗过渡到BL的峰值的示意图；

图27为一个示范性实施例的由于RTN而使阈值电压Vt从在峰值W中的电压改变成低于读取电压的在间隔窗中的电压并朝向W回复的示意图；

图28为一个示范性实施例的阈值电压Vt从在W中的电压改变成高于读取电压的在间隔窗中的电压并朝向W回复的示意图；

图29为一个示范性实施例的阈值电压Vt从在W内部朝向间隔窗改变的若干种情况的示意图；

图30为一个示范性实施例的阈值电压Vt从在间隔窗内部改变至W的若干种情况的示意图；

图31为一个示范性实施例的阈值电压Vt从在BL内部朝向间隔窗改变的若干种情况的示意图；

图32为一个示范性实施例的阈值电压Vt从在间隔窗内部改变至BL的若干种情况的示意图；

图33为本发明的一个实施例的半导体单元晶体管(比特)的叠代感应的流程示意图；

图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机掺杂之后的半导体单元的阈值电压Vt分布示意图；

图35、图36、图37以及图38为一个示范性实施例的正离子或负离子在基板的表面上远离源极边缘的示意图；

图39和图40为一个示范性实施例的正离子和负离子也彼此抵消的两种情况示意图；

图41为本发明的另一个实施例的示出了阈值电压Vt分布的2D映射表的RGB棋盘状图案的示意图；

图42为本发明的第六实施例的阈值电压Vt分布峰值R、G以及B与两个读取电压(1)和(2)之间的关系示意图；

图43为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图；

图44为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图；

图45为本发明的第八实施例的在本发明中有用的纳米线FET型半导体单元的结构以及相同的漏极电流的示意图；

图46为一个示范性实施例的当在源极-通道接口存在负离子时的纳米线FET型半导体单元的传导状态示意图；

图47为一个示范性实施例的纳米线FET型半导体单元的鸟瞰视图；

图48为一个示范性实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵列的鸟瞰视图；

图49为一个示范性实施例的纳米线FET型半导体单元阵列的鸟瞰视图；

图50为一个示范性实施例的纳米线FET型半导体单元的所有栅极连接至薄片型共用字线WL的示意图；

图51为一个示范性实施例的纳米线FET型半导体单元的栅极由薄片型共用字线WL取代的示意图；

图52为本发明的第九实施例的三栅极纳米线单元半导体单元的鸟瞰视图；

图53为图52的三栅极纳米线半导体单元的阵列示意图；

图54为一个示范性实施例的三栅极纳米线半导体单元的所有栅极连接至薄片型共用字线WL的示意图；

图55为一个示范性实施例的三栅极纳米线半导体单元的栅极由薄片型共用字线WL取代的示意图；

图56为一个示范性实施例的环绕式栅极纳米线半导体单元的鸟瞰视图；

图57为图56的环绕式栅极纳米线半导体单元的阵列示意图；

图58为一个示范性实施例的柱型半导体单元的鸟瞰视图；

图59为一个示范性实施例的如图58中所示的柱型半导体单元的阵列示意图；

图60为一个示范性实施例的不包括栅极的柱型半导体单元阵列的结构示意图；

图61为一种通道的晶界的晶粒示意图；

图62为具有晶界的晶体管元件以及不具有晶界的晶体管元件的感测阈值电压Vt值的分布示意图；

图63为不具有晶界的鳍片晶体管的结构示意图；

图64为具有位于通道的源极端的晶界的鳍片晶体管的导电状态示意图；

图65为具有位于通道的中心的晶界的鳍片晶体管的导电状态示意图；

图66为具有位于通道的漏极端的晶界的鳍片晶体管的导电状态示意图；

图67为本发明一个示范性实施例的数据交换系统的方块示意图；

图68为本发明一个示范性实施例的数据交换的方法流程图。

附图标记说明：

610：第一装置；

620：第二装置；

630：识别管理单元；

640：集成电路；

650：网络；

700：集成电路；

750：处理电路；

WL：共用字线；

SL：共用源极线；

S：源极；

D：漏极；

S/A：感应放大器；

Vt：阈值电压；

W：宽度；

L：长度；

Z：通道厚度；

S700-S730：步骤。

具体实施方式

现在参考附图来描述本发明的特定的实施例和范例。在附图和描述中，尽可能使用相同的参考标号来表示相同或相似的部分。

随机掺杂波动(Random-Dopant Fluctuation，简称RDF)在下文的披露中，说明利用用于物理不可复制功能的随机掺杂波动RDF。必须注意的是，在下列示范性实施例中，场效应晶体管被用作范例来说明本发明的构想，且因此第一输入/输出端可表示源极、第二输入/输出端可表示漏极、电流路径可表示通道，以及控制端可表示栅极；然而，前述实施例仅用作示范性实施例且并不趋向于限制本发明的范围。事实上，本发明也可在若干其他互补金属氧化物(Complementary Metal Oxide Semiconductor；简称CMOS)相容的半导体装置上实现，诸如双载子晶体管(bipolar junction transistor，简称BJT)等。

为了使借助于离子的阈值电压Vt变化与现有技术相比更加显著，通道宽度W可缩减，而通道长度L可不缩减。通道宽度W的典型长度与德布洛伊长度(DBL)相当，所述德布洛伊长度在硅材料中一般约为9nm，而通道长度L的典型长度则比DBL大得多，例如，超过100nm。

下文将讨论通道宽度W约为DBL的若干种情况。图9为一个示范性实施例的具有在DBL附近的通道宽度W的鳍片晶体管的结构示意图，如图9中所说明，电子流从源极穿过没有离子的通道流向漏极。

图10为一个示范性实施例的当在源极-通道接口存在负离子时的图9的鳍片晶体管的传导状态示意图，如图10所示，如果负离子存在于源极-通道接口，则电子流将被负离子的峰值电位反射而没有电流流过，这是因为由于狭窄通道(Si)使得电子无法绕开离子。

如上文所述，仅当离子位于在基板的表面上的源极与漏极之间的接口上时，阈值电压Vt才会显著地被影响。通过本发明中提出的半导体单元结构，此特征变得显著，其中通道长度大于DBL且通道宽度约为DBL。

在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为100mV，跨越通道层的典型电场大约为0.1MV/cm，这表示基本电荷的影响可以从接口上10纳米消失。此正好是DBL。此外，晶界可存储多个离子，也因此晶界的影响可能消失在几个10nm以下。因此，当通道的离子的位置相较于距离源极更接近漏极时，则离子影响阈值电压Vt分布更多；更具体来说，位于通道中的离子距离源极/通道接口约为10nm内。然而，应注意的是本发明不限于上述范例。

<第一实施例>

图11为本发明的第一示范性实施例的集成电路的结构示意图。在图11中，集成电路700包含多个场效应晶体管和多个感应放大器，其中每一个场效应晶体管经配置以表示映射表中的地址且包含源极、漏极、通道以及栅极。在一些示范性实施例中，为了尽可能地最小化源极接点，一个源极由两个半导体单元共用且所有源极连接至共用源极线SL上，如图11中所示。串叠型半导体单元(源极由所述多个半导体单元共用)的两个漏极D独立地连接至感应放大器S/A。在此范例中，每一个感应放大器S/A被分配到地址数据(地址1，地址2，地址3…以及地址2N)。半导体单元的数目是2N且串叠型半导体单元的数目是N。这些感应放大器S/A感应每一个半导体单元的阈值电压，也就是阈值电压Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)。所有的栅极连接至共用字线WL上。在另一范例实施例中，集成电路700也可包含处理电路750，所述处理电路750经配置以将由相应的感应放大器S/A确定的每一个阈值电压Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)分类成第一状态和第二状态，并在映射表(例如，图13或图16中所示的棋盘图样的映射表)中的相应地址上标记每一个阈值电压Vt(1)，Vt(2)，Vt(3)，…，以及Vt(2N)的状态。然而，应注意的是，处理电路750并不限于将阈值电压分类成两种状态，且处理电路750也可根据不同的应用将阈值电压分类成三种状态。

图12为本发明的一个范例中的地址数据与感应到的相应半导体单元的阈值电压Vt值之间的关系示意图，图12在左边示出了地址数据并在右边示出了感应到的相应半导体单元的阈值电压，其中示出了由于随机掺杂物波动而导致的阈值电压Vt的波动。在此一范例实施例中，假设为n型金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor；简称MOSFET)(p型通道)，其阈值电压在0.5V到0.8V周围波动。此差异源自存在于硅基板的表面上的源极边缘周围的负离子。一般认为，0.5V对应于负离子不存在于在硅基板的表面上的源极边缘周围的情况，而0.8V对应于负离子存在于在硅基板的表面上的源极边缘周围的情况。

图13为在二维(2D)平面区域上的地址结构示意图(也即映射表)，其中地址1，地址2…以及地址2N被映射在棋盘状图案中。

图14为一个示范性实施例的在负离子随机掺杂的情况下半导体单元的阈值电压Vt值的分布示意图。右边的峰值对应于负离子存在于在硅基板的表面上的源极边缘周围的情况。具有较高阈值电压Vt的尾部源自存在于硅基板的表面上的源极边缘周围的第二个或更多的负离子。其他的峰值对应于负离子不存在于硅基板的表面上的源极边缘周围的情况。属于右边的峰值的半导体单元在棋盘上被示出成黑色BL，而其他半导体单元在棋盘上被示出成白色W。

图16为根据一个示范性实施例的表示半导体单元的阈值电压Vt分布的在棋盘状图案上的黑白分布的示意图。通过感应到的阈值电压的分布来确定棋盘状图案(也就是映射表)上的黑白布置。因为装置中负离子的位置在半导体单元间波动，所以棋盘状图案关于随机掺杂波动而波动。

在此实施例中，负离子可由正离子取代。图15为根据一个示范性实施例的在正离子随机掺杂的情况下感应到的半导体单元的阈值电压Vt值的分布示意图，如图15中所说明，即使在此种情况下，右边的峰值也为黑色BL且另一个峰值为白色W。以下实施例基本不变，只要黑白棋盘状图案(说明在图16中)以类似的方式由随机掺杂波动RDF而形成。

用p型场效应晶体管(Field Effect Transistor；简称FET)(n通道)取代n型FET(p通道)也是有可能的。如图16中所说明，即使在此种情况下，右边的峰值也为黑色BL且另一个峰值为白色W。以下实施例基本不变，只要黑白棋盘状图案(图16)以类似的方式由随机掺杂波动RDF而制成。

<第二实施例：元件结构>

图17为根据本发明的第二示范性实施例的元件结构示意图，所述元件结构具有作为唯一的栅极的共用字线(word line，简称WL)，连接至共用字线WL上的多个鳍片式FET，字线的形状为板形，而每一个鳍片式FET可满足通道宽度W(也就是德布洛伊长度(DBL))大约10nm的条件，且通道长度L比10nm大得多。应注意的是，字线在通常的鳍片式FET系统中可以为独立的。在字线与通道之间存在栅极绝缘层。

<第三实施例：三栅极型>

图18为根据本发明的第三示范性实施例的另一个元件结构示意图，所述元件结构具有缠绕鳍片以形成多个三栅极半导体单元的共用WL。存在连接至共用栅极上的多个鳍片式FET。WL如所示般缠绕鳍片从而使元件结构为三栅极。每一个鳍片式FET可满足通道宽度W(也就是德布洛伊长度(DBL))在10nm周围的条件，且通道长度L比10nm大得多。栅极绝缘层也围绕鳍片层且被共用字线WL围绕。应注意的是，字线在典型的鳍片式FET系统中可以为独立的。

图11中的每一个感应放大器S/A读取如图11中所示的相应半导体单元的阈值电压Vt。2N个半导体单元和2N个感应放大器S/A利用共用字线WL作分组，如图12、图17以及图18中所示，且也利用共用源极线SL作分组，如图11中所示。感应到的在组中的半导体单元的阈值电压标记为Vt(1)，Vt(2)，…，Vt(2N)，其中每一个Vt(n)对应于地址n，如图11中所示，其中n为从1到2N。此对应关系在图12中示出，且阈值电压的分布分成两个峰值，也就是较高阈值电压Vt峰值(黑色BL)和较低阈值电压Vt峰值(白色W)，如图14中所示。如果图11和图12中所示的地址映射到2D区域上面，如图13中所示，而获得关于随机掺杂波动的白黑棋盘状图案，如图16中所示。

为了读取阈值电压，如图11、图17以及图18中所示，通过共用字线WL施加读取电压。此读取电压可能高于较低阈值电压Vt峰值(W)的较高尾部且低于较高阈值电压Vt峰值(BL)的较低尾部，如图19中所示(图19为一个示范性实施例的阈值电压Vt分布中的读取电压与较低阈值电压Vt峰值(W)以及较高阈值电压Vt峰值(BL)之间的关系示意图)。

图20为本发明的第四实施例的具有波动的读取电压、较低阈值电压Vt峰值(W)以及较高阈值电压Vt峰值(BL)之间的关系示意图，由于字线偏移电阻的波动，可能需要注意读取电压的波动，如图20中所示。然而，在本发明的示范性实施例中，字线为如图11、图17以及图18中所示的共用字线WL，且偏移电阻非常小。

更重要的感应课题是如下文所描述的随机电报噪声(Random telegraph noise；简称RTN)，图21为一个示范性实施例的引起随机电报噪声RTN的原因的示意图，在图21中示意性地说明所述随机电报噪声。如果存在接口浅陷阱(interface shallow trap)，则电子将被这些陷阱反复捕获或从这些陷阱中发射出来。此捕获-去捕获(trap-detrap)现象迅速且随机地产生，且因此感应到的阈值电压是波动的。在本发明的此示范性实施例中，波动幅度是可检测的(约为200mV)但却比由在源极侧存在的离子造成的阈值电压偏移小得多。

图22为一个示范性实施例的当电子由接口陷阱(interface trap)捕获时的能带图，在图22中，电子被接口陷阱捕获。应注意的是，此陷阱靠近接口但仍在氧化物中。与在通道内部的源极边缘上的离子的影响相比，源极边缘周围的峰值阻障(peak barrier)的堆积减少。因此，此陷阱对通过通道的电流传输的影响要小于如图10中所述的通道内部的源极侧上的离子对通过通道的电流传输的影响。

图23为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W的峰值过渡到W与BL之间的间隔窗(gap window)的示意图，如图23中所说明，半导体单元可能从W的峰值过渡到峰值W与峰值BL之间的间隔窗，但因为由随机电报噪声RTN造成的阈值电压Vt偏移的幅度较小而不能直接从W峰值转移到BL峰值。

图24为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与BL之间的间隔窗过渡到W的峰值的示意图，如图24中所说明，由于随机电报噪声RTN半导体单元可能从W峰值与BL峰值之间的间隔窗过渡到峰值W。此可当作是图23的反向过程。

图25为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从BL的峰值过渡到W与BL之间的间隔窗的示意图，如图25中所说明，半导体单元可能从峰值BL过渡到峰值W与峰值BL之间的间隔窗，但因为由随机电报噪声RTN造成的阈值电压Vt偏移的幅度较小而不能直接从峰值BL转移到峰值W。

图26为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与BL之间的间隔窗过渡到BL的峰值的示意图，如图26中所说明，由于随机电报噪声RTN半导体单元可能从峰值W与峰值BL之间的间隔窗过渡到峰值BL。此可当作是图25的反向过程。

RTN的另一个重要特征是阈值电压Vt反复地发生变化，图27为一个示范性实施例的由于RTN而使阈值电压Vt从在W中的电压改变成低于读取电压的在间隔窗中的电压并朝向W回复的示意图，图28为一个示范性实施例的阈值电压Vt从在W中的电压改变成高于读取电压的在间隔窗中的电压并朝向W回复的示意图，如图27和28中所示。图27说明阈值电压Vt从峰值W内部的电压改变成低于读取电压的间隔窗中的电压并朝向峰值W回传的情况。应注意的是，回传值的幅度一般与第一个阈值电压Vt改变的幅度不同。图28说明阈值电压Vt从峰值W内部的电压改变成高于读取电压的间隔窗中的电压并朝向峰值W回传的情况。应注意的是，回传值的幅度一般与第一个阈值电压Vt改变的幅度不同。

此外，图29为一个示范性实施例的阈值电压Vt从在W内部朝向间隔窗改变的若干种情况的示意图。阈值电压Vt偏移的幅度一般彼此之间不同。图30为一个示范性实施例的阈值电压Vt从在间隔窗内部改变至W的若干种情况的示意图。图31为一个示范性实施例的阈值电压Vt从在BL内部朝向间隔窗改变的若干种情况的示意图。图32为一个示范性实施例的阈值电压Vt从在间隔窗内部改变至BL的若干种情况的示意图。在上述附图(图29至图32)中，阈值电压Vt偏移的幅度一般彼此之间不同且由RTN导致的阈值电压Vt偏移大于由共用字线WL的较低薄层电阻造成的读取偏压的波动。

因此，由随机电报噪声造成的阈值电压Vt波动得到了缓解。在本发明中，用于去除随机电报噪声RTN的影响的基本构想是通过对阈值电压进行反复读取。因为归因于RTN的阈值电压Vt偏移在每一次感应中会发生改变，如图27和图28所示，所以反复感应可去除RTN的影响。此反复感应的步骤可在所有的半导体单元晶体管中执行。

图33为本发明的一个实施例的半导体单元晶体管(比特)的叠代感应的流程示意图。首先，选定待感应的半导体单元晶体管。随后，给定连续感应的叠代的数目(N)，其中N通常超过10。也给定读取电压和参考电流(Ir)。读取电压可能高于峰值W的右边尾部值且低于峰值BL的左边尾部值，如图27到图32中所示。参考电流一般可通过考虑技术节点(也就是通道长度L)而确定。叠代计数(i，j以及k)在初始条件下都设为零。接着，感应到所说明的半导体单元晶体管(比特)的漏极电流(Id)，且第一个叠代计数(i)增加一，也就是i＝i+1。随后，将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，则第二个叠代计数(j)增加一。否则，第三个叠代计数(k)增加一。随后，将第一叠代计数(i)与连续感应的叠代的数目(N)做比较。如果i<N，步骤回到漏极电流的感应，且第一叠代计数(i)再次增加一。否则，将第二叠代计数(j)与第三叠代计数(k)做比较。如果j>k，则感应到的半导体单元的阈值电压属于图14、图19、图20，以及图23到图32中所示的峰值W(白色)。否则，感应到的半导体单元的阈值电压属于图14、图19、图20，以及图23到图32中所示的峰值BL(黑色)。此后，选定另一个半导体单元晶体管，且接着对在选择待感应的半导体单元晶体管的第一个步骤之后的上述步骤进行重复，直到全部的半导体单元晶体管(比特)都根据上述步骤进行叠代感应为止。

<第五实施例：RGB板的扩展>

如上文所描述，在源极边缘的正离子也可改变阈值电压Vt，如图15中所说明，同时阈值电压Vt偏移的方向变得与由在源极边缘的负离子导致的阈值电压Vt偏移相反。在下文的披露中，阈值电压Vt分布中的较高阈值电压Vt峰值(归因于在源极边缘的负离子)被重新指定为蓝色(B)，在先前的实施例中所述较高阈值电压Vt峰值为峰值BL(黑色)。阈值电压Vt分布中的较低阈值电压Vt峰值(归因于在源极边缘的正离子)被重新指定为红色(R)，以及在先前的实施例中为峰值W(白色)的另一个峰值被重新指定为绿色(G)，如图34中所示(图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机掺杂之后的半导体单元的阈值电压Vt分布示意图)。峰值R具有归因于在源极侧的2个或更多的正离子的在左边的尾部。峰值B具有归因于在源极侧的2个或更多的负离子的在右边的尾部。峰值G由其他情况形成，图35、图36、图37以及图38为一个示范性实施例的正离子或负离子在基板的表面上远离源极边缘的示意图，包含如图35、图36、图37以及图38中所示的正离子或负离子远离在基板的表面上的源极边缘的情况、如图22中所示具有RTN的情况，以及如图39和图40中所示如果正离子和负离子存在于基板的表面上的源极边缘上，则它们会彼此抵消的情况，即使当正离子和负离子存在于源极-通道接口时也是如此(图39和图40为一个示范性实施例的正离子和负离子也彼此抵消的两种情况示意图)。使用如图12和图13中所说明的相同映射方法，会获得如图41中所示的RGB棋盘状图案，其中R、G以及B表示如图36中所示的不同的阈值电压Vt范围(图41为本发明的另一个实施例的示出了阈值电压Vt分布的2D映射表的RGB棋盘状图案的示意图)。RGB棋盘状图案在棋盘状图案上具有比白黑棋盘状图案更大的波动。这意味着即使在添加另一种掺杂处理时，RGB棋盘状图案也可能是优选的。

<第六实施例：RGB型的随机电报噪声的测量>

图42为本发明的第六实施例的阈值电压Vt分布峰值R、G以及B与两个读取电压(1)和(2)之间的关系示意图，如图42中所说明，为了区分R和G，施加第一读取电压(1)。应注意的是，读取电压(1)在峰值R与峰值G之间的间隔窗中。如图42中所说明，为了区分G和B，施加第二读取电压(2)。应注意的是，第二读取电压(2)在峰值G与峰值B之间的间隔窗中。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“R”和“G”，则将此半导体单元标记为“R”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“G”和“G”，则将此半导体单元标记为“G”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“G”和“B”，则将此半导体单元标记为“B”。

区分R和G的步骤在图43中说明(图43为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图)。首先，选定待感应的半导体单元晶体管(比特)。随后，给定连续感应的叠代的数目(N)。也给定第一读取电压(1)和参考电流(Ir)。第一读取电压(1)可能高于峰值R的右边尾部且低于峰值G的左边尾部，如图40中所说明。参考电流一般可通过技术节点(也就是通道长度(L))而确定。叠代计数(i，j以及k)在初始条件下都设为零。接着，感应到漏极电流(Id)，且第一个叠代计数(i)增加一，也就是i＝i+1。随后，将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，则第二叠代计数(j)增加一。否则，第三叠代计数(k)增加一。随后，将第一叠代计数(i)与N做比较。如果i<N，则步骤回到感应漏极电流的步骤，且第一叠代计数(i)再次增加一。否则，将第二叠代计数(j)与第三叠代计数(k)做比较。如果j>k，则感应到的半导体单元的阈值电压属于红色峰值(R)，如图38和图42中所示。否则，感应到的半导体单元的阈值电压属于图38和图42中所示的绿色峰值(G)。

随后的区分G和B的步骤在图44中说明(图44为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图)。首先，选定待感应的半导体单元晶体管(比特)。之后给定连续感应的叠代的数目(N)，也给定读取电压和参考电流(Ir)。第二读取电压(2)可能高于峰值G的右边尾部且低于峰值B的左边尾部，如图40中所说明。叠代计数(i，j以及k)在初始条件下都设为零。接着，感应到漏极电流(Id)，且第一叠代计数(i)增加一，也就是i＝i+1。然后将漏极电流(Id)与参考电流(Ir)做比较。如果Id的绝对值大于Ir的绝对值，则第二叠代计数(j)增加一。否则，第三叠代计数(k)增加一。随后，将第一叠代计数(i)与N做比较。如果i<N，则步骤回到感应漏极电流的步骤，且第一叠代计数(i)再次增加一。否则，将第二叠代计数(j)与第三叠代计数(k)做比较。如果j>k，则感应到的半导体单元的阈值电压属于绿色峰值(G)，如图38和图42中所示。否则，感应到的半导体单元的阈值电压属于图38和图42中所示的蓝色峰值(B)。

根据前述步骤，如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“R”和“G”，则将此半导体单元标记为“R”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“G”和“G”，则将此半导体单元标记为“G”。如果通过第一读取电压(1)的第一感应和通过第二读取电压(2)的第二感应分别回传“G”和“B”，则将此半导体单元标记为“B”。类似地，可以推断出：

如果R→G，则回传R。

如果G→G，则回传G。

如果G→B，则回传B。

此后，选定另一个半导体单元晶体管，且接着对在选择待感应的单元的第一个步骤之后的上述步骤进行重复，直到全部的半导体单元晶体管(比特)都根据上述步骤进行叠代感应为止，如图43和图44中所示。

<第七实施例：鳍片式FET半导体单元>

在上述实施例中，使用鳍片式FET型半导体单元以使通道长度与德布洛伊长度(DBL)相当，尽管本发明的其他实施并不限于此。

<第八实施例：纳米线半导体单元>

接着，将在下文中对本发明的示范性实施例的半导体装置系统中的纳米线FET型半导体单元的使用进行描述，如图45和图46中所说明。在XY平面中的截面图与图9和图10中的相同，其中通道宽度W与德布洛伊长度(DBL)相当。

图45为本发明的第八实施例的在本发明中有用的纳米线FET型半导体单元的结构以及相同的漏极电流的示意图，图45说明当没有离子存在于源极S与漏极D的之间的通道中的情况。通道长度大于DBL，而通道宽度W和通道硅层的厚度Z与DBL相当。

当负离子存在于通道中的源极边缘上时，如图46中所示(图46为一个示范性实施例的当在源极-通道接口存在负离子时的纳米线FET型半导体单元的传导状态示意图)，因为没有绕道所以电子流被离子反射，这与图10的说明类似。

因为离子由于细纳米线的缘故而不能较深地存在于垂直方向，所以离子在通道的源端的影响更加频繁。

类似地，将多个纳米线聚集在一起是有可能的，每一个纳米线包含源极S、漏极D，以及源极与漏极之间的通道，如图48中所说明(图48为一个示范性实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵列的鸟瞰视图)。应注意的是，通道宽度W和硅通道层厚度Z与德布洛伊长度(DBL)相当，而通道长度(L)比德布洛伊长度(DBL)长得多。

类似地，栅极可附加在这些纳米线上，如图49中所说明(图49为一个示范性实施例的纳米线FET型半导体单元阵列的鸟瞰视图)。单元半导体单元晶体管在图47中说明(图47为一个示范性实施例的纳米线FET型半导体单元的鸟瞰视图)。为了配置图11中所示的布线网络，所有栅极应当为共用的。在栅极与通道之间可存在栅极绝缘层。此被用作图50和图51的结构中的元件。图50为一个示范性实施例的纳米线FET型半导体单元的所有栅极连接至薄片型共用字线WL的示意图，在图50中，薄片状共用字线WL连接至所有的栅极上。图51为一个示范性实施例的纳米线FET型半导体单元的栅极由薄片型共用字线WL取代的示意图，在图51中，所有的栅极被薄片状的共用字线WL取代。

<第九实施例：三栅极纳米线半导体单元>

三栅极纳米线半导体单元的单元半导体单元晶体管在图52中说明，图52为本发明的第九实施例的三栅极纳米线单元半导体单元的鸟瞰视图。覆盖纳米线的栅极绝缘层被栅极覆盖。图53为图52的三栅极纳米线半导体单元的阵列示意图。为了制作可能如图11中所说明的布线网络，所有栅极应当为共用的。这在图54和图55所说明的结构中实现。图54为一个示范性实施例的三栅极纳米线半导体单元的所有栅极连接至薄片型共用字线WL的示意图，在图54中，薄片状共用字线(WL)与所有的栅极相连接。图55为一个示范性实施例的三栅极纳米线半导体单元的栅极由薄片型共用字线WL取代的示意图，在图55中，所有的栅极被薄片状共用字线WL取代。此外，图56为一个示范性实施例的环绕式栅极纳米线半导体单元的鸟瞰视图，图57为图56的环绕式栅极纳米线半导体单元的阵列示意图，如图57中所示，可能用另一个薄片状导体覆盖半导体单元的其他平面。最好的是，此处所提及的薄片状导体为多晶硅的薄膜。单元半导体单元晶体管在图56中说明。围绕纳米线的栅极绝缘层由栅极围绕。

应当注意的是，类似于这些的半导体单元的制造工艺适用于具有纳米线通道以及四周皆线(wire-all-around)的共用字线的三维(3D)集成。因此，装置级芯片识别也能够以一种与3D LSI相容的方式提出。

<第十实施例：柱型半导体单元>

图58为一个示范性实施例的柱型半导体单元的鸟瞰视图，如图58中所说明，上述纳米线半导体单元可被柱型半导体单元取代。柱子被栅极绝缘层围绕，所述栅极绝缘层还被栅极围绕。图59为一个示范性实施例的如图58中所示的柱型半导体单元的阵列示意图。应注意的是，存在形成每一个半导体单元(柱子)的四周皆栅极结构的共用字线WL。图60为一个示范性实施例的不包括栅极的柱型半导体单元阵列的结构示意图。柱子的直径应当与DBL相当。源极为基板，所有的柱子终止在基板处，且因此源级对所有的半导体单元(柱子)是共用的。每一个柱子的另一端是半导体单元的漏极。在每一个柱子中存在源极与漏极之间的通道，此外所述通道长度应当大于DBL。类似于此的半导体单元的制造工艺适用于具有柱型通道以及薄片状共用字线的立体(3D)集成。因此，元件级芯片识别也能够以一种与三维LSI相容的方式提出。

最好的是，当没有离子存在于通道中的源极边缘上时，上文所提及的通道长度足够长以使漏极电流稳定。一般而言，通道长度超过DBL的三倍；也就是30nm。

<第十一实施例：晶界>

图61为一种通道的晶界的晶粒示意图。示出于图61中的所述通道可例如是，制造于图11所示的集成电路中，且所述通道可由多晶硅所制成。所述通道中的多晶硅可由图61中所示的晶粒及晶界所组成，且所述晶粒可在处理加热过程中沿着垂直于基板表面的方向生成。晶粒的大小(晶粒的宽度Wgr)因此对温度以及加热过程敏感。所述平均晶粒宽度一般例如是数十纳米至几百纳米。另一方面，晶界的宽度Wgb一般为数个纳米。

图62为具有晶界的晶体管元件以及不具有晶界的晶体管元件的感测阈值电压Vt值的分布示意图。如图62所示，感测阈值电压Vt值的分布可分为两个峰值，其是由隔离于晶界的正离子所造成，右边的峰值敏感于栅极宽度分散性、栅极长度分散性、字线电阻分散性、比特线电阻分散性等等。这些分散性不仅见于右边的峰值，但也可见于左边的峰值。因为晶界的位置和数量可以是概率性的，故左边的峰值的阈值电压为分散的。举例而言，晶粒的数目可以泊松分布(Poisson distribution)进行描述。此后在本实施例的说明中，将源极和漏极是p型区域和所述导电载体为空穴，然而本发明并不限于此范例。

应注意的是，阈值电压Vt被位于通道的源极端的正离子降低、被位于通道的中心的正离子部分地降低、以及被位于漏极端的正离子轻微地降低。图63为不具有晶界的鳍片晶体管的结构示意图，图64为具有位于通道的源极端的晶界的鳍片晶体管的导电状态示意图，图65为具有位于通道的中心的晶界的鳍片晶体管的导电状态示意图，以及图66为具有位于通道的漏极端的晶界的鳍片晶体管的导电状态示意图。介于源极S与漏极D之间的通道可在半导体单元的纳米线结构或立柱结构实施，其中，所述通道具有长度L和厚度Z。

在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为100mV，跨越通道层的典型电场大约为0.1MV/cm，这表示基本电荷的影响可以从接口上10纳米消失，此正好是DBL。此外，晶界可存储多个离子，也因此晶界的影响可能消失在几个10nm以下。因此，当通道中晶界的位置相较于漏极更靠近源极时，则晶界影响到阈值电压Vt的分布。然而，应注意的是，本发明不限于上述范例。

在图63中，无空穴的电流因晶体管中没有晶界而被反射。当晶界存在于源极端时，如图64所示，则空穴流由于位于源极端的晶界析出(segregated)的正电荷而被反射于通道的源极端。当晶界存在于通道的中心时，如图65所示，则空穴流被位于晶界析出的正电荷部分地反射。此外，当晶界存在于通道的漏极端时，如图66所示，则空穴流被位于晶界析出的正电荷轻微地反射。应更注意的是，晶界的数目并不限于所述的范例。除了通道不具有晶界或具有一个晶界之外，如图63-66所示，通道中可存在一个以上的晶界。

在一些实施例中，图61所示晶粒宽度Wgr沿着生成通道的垂直于基板表面上的垂直轴变化。因此，通道的厚度应调整以控制平均晶粒宽度更适合于通道层中。在一些实施例中，通道的长度L介于平均晶粒宽度与三倍平均晶粒宽度之间。此外，通道层的厚度可小于通道的平均晶粒宽度。除此之外，在一些实施例中，通道为纳米线结构的一部份，纳米线的直径可小于通道的平均晶粒宽度。另一方面，当通道为柱状结构的一部分时，则柱状结构的直径可小于通道的平均晶粒宽度。

<第十二实施例：数据交换方法>

图67为本发明一个示范性实施例的数据交换系统的方块示意图。图68为本发明一个示范性实施例的数据交换的方法流程图。参照图67，数据交换系统包含第一装置610、第二装置620、以及网络650。所述第一装置610可包含识别管理单元630，且所述第二装置620包含集成电路640。此外，所述集成电路640可例如是图11所示的集成电路700。另一方面，第一装置610可例如是决定与第二装置620的通信会话是否安全的数据中心。应注意的是，所述第一装置610以及第二装置620的数目并不限于图67所示。参照图67以及图68，图67中所示的系统可用以执行介于第一装置610与第二装置620之间的数据交换方法。在步骤S700中，第一装置610提供封包的第一组P1以通过网络650传递至第二装置620。封包的第一组可包含读取电压的顺序，例如是栅极电压。应强调的是，网络650可以是任意能够传递数据封包且适合的有线或无线网络。在步骤S710中，第二装置620的集成电路640反应于封包的第一组而产生封包的第二组P2。所述产生封包的第二组P2的方法可例如是参照图33以及图43-44所示的方法。然后，传递封包的第二组P2至第一装置610。在一实施例中，第一装置610可寄送封包的第一组P1中的栅极电压的顺序，且第二装置620可在封包的第二组P2中输出多个分别对应至一栅极电压的映射表。换句话说，第二装置620可根据由第一装置610使用上述的密码生成方法所寄送的一栅极电压而产生一映射表。封包的第一组P1以及封包的第二组P2可分为多个封包，但本发明不以此为限。在步骤S720中，第一装置610中的识别管理单元630比较封包的第一组P1与封包的第二组P2并产生比较结果。在步骤S730中，第一装置610接着根据所述比较结果判断第二装置620是否允许与第一装置610进行通信。换句话说，不同的栅极电压造成第二装置620中不同的通道电流，且不同的第二装置620具有不同的通道状况，像是通道中不同的电流调整元件配置于不同的位置，也因此，第一装置610可在通过封包的第二组P2识别介于映射表之间的相同特征执行认证。应注意的是，这两个封包(封包的第一组P1以及封包的第二组P2)为独立的。此外，来自第二装置620的信号不经过任何的算法，其原因在于其是CMOS的PUF的物理波动。因此，只要数量庞大的封包通过网络进出第一装置610时，则黑客(haker)很难检测封包的第一组P1与封包的第二组P2之间的关系。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (41)

1.一种集成电路，其特征在于，包括：

至少一个第一输入/输出端；

至少一个电流路径，所述至少一电流路径与所述至少一第一输入/输出端相连接；

至少一个控制端，所述控制端设置在所述至少一个电流路径之上，经配置以将多个控制端电压施加在所述至少一个电流路径上；以及

至少一个第二输入/输出端，所述至少一第二输入/输出端与所述至少一电流路径相连接，

其中至少一电流调整元件配置于所述至少一电流路径以调整电流，

其中所述至少一电流调整元件包括至少一晶界，其中所述至少一电流路径中的所述电流经由调整所述至少一晶界配置于所述至少一电流路径中的位置而被调整。

2.根据权利要求1所述的集成电路，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。

3.根据权利要求1所述的集成电路，其特征在于，该电流路径的长度介于该电流路径的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。

4.根据权利要求1所述的集成电路，其特征在于，该电流路径的厚度小于该电流路径的平均晶粒宽度。

5.根据权利要求1所述的集成电路，其特征在于，该晶界位于接近所述至少一第一输入/输出端以及所述至少一第二输入/输出端。

6.根据权利要求1所述的集成电路，其特征在于，还包括：

至少一个感应放大器，所述感应放大器与所述至少一个第二输入/输出端相连接，经配置以感应来自所述至少一个第二输入/输出端的电流，并根据所述控制端电压中的其中之一来判定出一阈值电压；以及

一处理电路，所述处理电路经配置以将由相应的感应放大器判定出的每一个阈值电压分类成一第一状态和一第二状态，并在一映射表中的地址上标记每一个阈值电压的状态。

7.一种集成电路，其特征在于，包括：

多个半导体单元，每一个半导体单元经配置以表示一映射表中的一地址且包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端，其中至少一电流调整元件配置于至少一电流路径中以调整电流，其中所述至少一电流调整元件包括至少一晶界；

多个感应放大器，每一个感应放大器连接至所述第二输入/输出端且经配置以感应来自所述第二输入/输出端的电流，并判定出相应的半导体单元的一阈值电压；以及

一处理电路，所述处理电路经配置以将由相应的感应放大器判定出的每一个所述阈值电压分类成一第一状态和一第二状态，并在所述映射表中的相应地址上标记每一个所述阈值电压的状态。

8.根据权利要求7所述的集成电路，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。

9.根据权利要求7所述的集成电路，其特征在于，该电流路径的长度介于该电流路径的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。

10.根据权利要求7所述的集成电路，其特征在于，该电流路径的厚度小于该电流路径的平均晶粒宽度。

11.根据权利要求7所述的集成电路，其特征在于，该晶界位于接近所述至少一第一输入/输出端以及所述至少一第二输入/输出端。

12.根据权利要求7所述的集成电路，其特征在于，还包括：

一共同第一输入/输出端线，电性连接至该半导体单元的第一输入/输出端；以及

一共同字线，电性连接至该半导体单元的控制端。

13.根据权利要求7所述的集成电路，其特征在于，该半导体单元包括：

一半导体基板；

多个鳍片层，所述鳍片层垂直设于所述半导体基板上，其中所述电流路径在所述鳍片层的顶部形成，且所述第一输入/输出端和所述第二输入/输出端分别设置在所述鳍片层的一端和另一端并与所述电流路径相连接；以及

多个介电层，所述介电层设置在所述多个鳍片层上，其中所述控制端在所述介电层之上。

14.根据权利要求13所述的集成电路，其特征在于，该些介电层还延伸至介于该些鳍片层之间的空间，且该些控制端还围绕该些介电层。

15.根据权利要求7所述的集成电路，其特征在于，该些第一输入/输出端、该些电流路径以及该些第二输入/输出端形成多个纳米线，还伴随着在其间的多个介电层，而所述控制端还围绕所述纳米线。

16.根据权利要求15所述的集成电路，其特征在于，该些纳米线的直径小于该电流路径的平均晶粒宽度。

17.根据权利要求7所述的集成电路，其特征在于，该半导体单元包括：

一半导体基板，所述半导体基板经配置以作为所述第一输入/输出端；

多个建造在所述半导体基板上的垂直柱，所述垂直柱经配置以作为所述电流路径；以及

多个介电层，所述介电层围绕所述多个垂直柱，所述第二输入/输出端被设置在所述垂直柱上，且伴随着在其间的所述介电层，所述控制端围绕所述垂直柱。

18.根据权利要求17所述的集成电路，其特征在于，该些垂直柱的直径小于该电流路径的平均晶粒宽度。

19.一种密码生成的方法，其特征在于，适用于具有多个半导体单元的集成电路，各个半导体单元包括一第一输入/输出端、一第二输入/输出端以及一电流路径，所述方法包括：

配置各个半导体单元以表示地址在一映射表；

判断一第一读取电压以及一参考电流；

从该第二输入/输出端感测一电流并确认对应的半导体单元的阈值电压，其中至少一电流调整元件配置于至少一电流路径以调整电流，其中所述至少一电流调整元件包括至少一晶界；

分类各个阈值电压为一第一状态与一第二状态；以及

根据该阈值电压的状态标记各个半导体单元在对应该映射表的地址。

20.根据权利要求19所述的密码生成方法，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。

21.根据权利要求19所述的密码生成方法，其特征在于，分类确认的阈值电压为该第一状态与该第二状态的步骤还包括以下步骤：

假若半导体单元的阈值电压低于该第一读取电压时，则分类阈值电压为该第一状态；以及

假若半导体单元的阈值电压高于该第一读取电压时，则分类阈值电压为该第二状态。

22.根据权利要求19所述的密码生成方法，其特征在于，还包括以下步骤：

假若该阈值电压的状态被分类到该第一状态时，则以白色标记该半导体单元在该映射表中的对应地址；以及

假若该阈值电压的状态被分类到该第二状态时，则以黑色标记该半导体单元在该映射表中的对应地址。

23.根据权利要求19所述的密码生成方法，其特征在于，分类各个确认的阈值电压为该第一状态以及该第二状态的步骤，还包括以下的步骤：

在预定时间内，比较来自该第二输入/输出端的电流以及参考电流；

判定一第一个数是否大于一第二个数，其中所述第一个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，而所述第二个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；

假若所述第一个数大于所述第二个数，则将相应的阈值电压分类为所述第一状态；以及

假若所述第一个数小于所述第二个数，则将所述相应的阈值电压分类为所述第二状态。

24.根据权利要求19所述的密码生成方法，其特征在于，分类各个确认的阈值电压为该第一状态以及该第二状态的步骤，还包括以下的步骤：

决定一第二读取电压，其中该第二读取电压高于该第一读取电压；

分类各个阈值电压为该第一状态、该第二状态以及一第三状态。

25.根据权利要求24所述的密码生成方法，其特征在于，分类各个阈值电压为该第一状态、该第二状态以及该第三状态的步骤还包括：

假若所述半导体单元的所述阈值电压低于所述第一读取电压，则将所述阈值电压分类为所述第一状态；

假若所述半导体单元的所述阈值电压高于所述第一读取电压并低于所述第二读取电压，则将所述阈值电压分类为所述第二状态；以及

假若所述半导体单元的所述阈值电压高于所述第二读取电压，则将所述阈值电压分类为所述第三状态。

26.根据权利要求24所述的密码生成方法，其特征在于，还包括：

假若该阈值电压的状态被分类到该第一状态时，则以红色标记该半导体单元在该映射表中的对应地址；

假若该阈值电压的状态被分类到该第二状态时，则以绿色标记该半导体单元在该映射表中的对应地址；以及

假若该阈值电压的状态被分类到该第三状态时，则以蓝色标记该半导体单元在该映射表中的对应地址。

27.根据权利要求24所述的密码生成方法，其特征在于，分类各个阈值电压为该第一状态、该第二状态以及该第三状态的步骤还包括：

提供该第一读取电压；

在一预设时间内，比较来自该第二输入/输出端的电流与该参考电压；

判断一第一个数是否大于一第二个数，其中该第一个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，而所述第二个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；以及

假若所述第一个数大于所述第二个数，则将所述相应的阈值电压分类为所述第一状态。

28.根据权利要求27所述的密码生成方法，其特征在于，假若所述第一个数小于所述第二个数，则所述方法还包括以下步骤：

施加所述第二读取电压；

比较来自所述第二输入/输出端的所述电流与所述参考电流达一预设次数；

判定一第三个数是否大于一第四个数，其中所述第三个数表示来自所述第二输入/输出端的所述电流大于所述参考电流的次数，而所述第四个数表示来自所述第二输入/输出端的所述电流小于所述参考电流的次数；以及

假若所述第三个数小于所述第四个数，则将所述相应的阈值电压分类为所述第二状态；以及

假若所述第三个数大于所述第四个数，则将所述相应的阈值电压分类为所述第三状态。

29.根据权利要求19所述的密码生成方法，其特征在于，该电流路径的长度介于该电流路径的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。

30.根据权利要求19所述的密码生成方法，其特征在于，该电流路径的厚度小于该电流路径的平均晶粒宽度。

31.根据权利要求19所述的密码生成方法，其特征在于，该晶界位于接近所述至少一第一输入/输出端以及所述至少一第二输入/输出端。

32.一种数据交换的方法，其特征在于，介于第一装置与第二装置之间，所述第二装置具有多个半导体单元，各个半导体单元包括一第一输入/输出端、一第二输入/输出端、一电流路径以及一控制端，该数据交换方法包括：

提供封包的第一组至该第一装置以通过网络传递至一第二装置，其中该封包的第一组包括读取电压的顺序；

通过使用该第二装置反应于该封包的第一组而产生该封包的第二组，并传递该封包的第二组至该第一装置；

通过使用该第一装置中的识别管理单元比较该封包的第一组与该封包的第二组，并产生一比较结果；

根据该比较结果判断该第二装置是否允许与该第一装置进行通信，

其中通过使用该第二装置反应于该封包的第一组而产生该封包的第二组的步骤包括：

配置各个半导体单元以表示地址在一映射表；

判断一第一读取电压以及一参考电流；

从该第二输入/输出端感测一电流并确认对应的半导体单元的阈值电压，其中至少一电流调整元件配置于至少一电流路径以调整电流，其中所述至少一电流调整元件包括至少一晶界；

分类各个阈值电压为一第一状态与一第二状态；以及

根据该阈值电压的状态标记各个半导体单元在对应该映射表的地址。

33.根据权利要求32所述的数据交换方法，其特征在于，所述至少一电流调整元件包括至少一掺杂离子、以及根据德布洛伊长度(DBL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。

34.根据权利要求33所述的数据交换方法，其特征在于，该第二装置还包括：

一共同第一输入/输出端线，电性连接至该半导体单元的第一输入/输出端；以及

一共同字线，电性连接至该半导体单元的控制端。

35.根据权利要求32所述的数据交换方法，其特征在于，该电流路径的长度介于该电流路径的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。

36.根据权利要求32所述的数据交换方法，其特征在于，该电流路径的厚度小于该电流路径的平均晶粒宽度。

37.根据权利要求32所述的数据交换方法，其特征在于，分类确认的阈值电压为该第一状态与该第二状态的步骤还包括以下步骤：

假若半导体单元的阈值电压低于该第一读取电压时，则分类阈值电压为该第一状态；以及

假若半导体单元的阈值电压高于该第一读取电压时，则分类阈值电压为该第二状态。

38.根据权利要求37所述的数据交换方法，其特征在于，还包括以下步骤：

假若该阈值电压的状态被分类到该第一状态时，则以白色标记该半导体单元在该映射表中的对应地址；以及

假若该阈值电压的状态被分类到该第二状态时，则以黑色标记该半导体单元在该映射表中的对应地址。

39.根据权利要求32所述的数据交换方法，其特征在于，分类各个确认的阈值电压为该第一状态以及该第二状态的步骤，还包括以下的步骤：

决定一第二读取电压，其中该第二读取电压高于该第一读取电压；

分类各个阈值电压为该第一状态、该第二状态以及一第三状态。

40.根据权利要求39所述的数据交换方法，其特征在于，分类各个阈值电压为该第一状态、该第二状态以及该第三状态的步骤还包括：

假若所述半导体单元的所述阈值电压低于所述第一读取电压，则将所述阈值电压分类为所述第一状态；

假若所述半导体单元的所述阈值电压高于所述第一读取电压并低于所述第二读取电压，则将所述阈值电压分类为所述第二状态；以及

假若所述半导体单元的所述阈值电压高于所述第二读取电压，则将所述阈值电压分类为所述第三状态。

41.根据权利要求39所述的数据交换方法，其特征在于，还包括：

假若该阈值电压的状态被分类到该第一状态时，则以红色标记该半导体单元在该映射表中的对应地址；

假若该阈值电压的状态被分类到该第二状态时，则以绿色标记该半导体单元在该映射表中的对应地址；以及

假若该阈值电压的状态被分类到该第三状态时，则以蓝色标记该半导体单元在该映射表中的对应地址。