CN104701246A - 芯片及形成方法、封装成品、提高封装成品良率的方法 - Google Patents

芯片及形成方法、封装成品、提高封装成品良率的方法 Download PDF

Info

Publication number
CN104701246A
CN104701246A CN201310670232.3A CN201310670232A CN104701246A CN 104701246 A CN104701246 A CN 104701246A CN 201310670232 A CN201310670232 A CN 201310670232A CN 104701246 A CN104701246 A CN 104701246A
Authority
CN
China
Prior art keywords
chip
metal layer
finished product
interconnect metallization
metallization lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310670232.3A
Other languages
English (en)
Other versions
CN104701246B (zh
Inventor
郭叙海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spreadtrum Communications Shanghai Co Ltd
Original Assignee
Spreadtrum Communications Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spreadtrum Communications Shanghai Co Ltd filed Critical Spreadtrum Communications Shanghai Co Ltd
Priority to CN201310670232.3A priority Critical patent/CN104701246B/zh
Publication of CN104701246A publication Critical patent/CN104701246A/zh
Application granted granted Critical
Publication of CN104701246B publication Critical patent/CN104701246B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种芯片及形成方法、封装成品、提高封装成品良率的方法,芯片形成方法包括:提供芯片图形,芯片图形包括多个互连金属层图形,记录金属密度小于0.3的互连金属层;根据芯片图形形成芯片,包括根据互连金属层图形形成互连金属层,在形成金属密度小于0.3的互连金属层时,在该互连金属层的互连金属线之间的空隙中形成填充金属线,使互连金属线和填充金属线的金属密度之和大于等于0.3。封装过程中,互连金属层的金属密度大于等于0.3,相邻两层互连金属层之间的层间介电材料层能承受较大应力,不会引起相邻层互连金属层之间的层间介电材料层和其中的插塞层断裂,相邻两层互连金属层之间的互连性能良好,封装成品良率能满足量产的要求。

Description

芯片及形成方法、封装成品、提高封装成品良率的方法
技术领域
本发明涉及半导体技术领域,特别涉及一种芯片及形成方法、封装成品、提高封装成品良率的方法。
背景技术
在半导体芯片封装工艺中,在芯片正面形成焊料凸点,之后将芯片翻转后与封装基板连接,在电气上和机械上连接于电路,此种封装方法称为倒装芯片封装(flip chip)方法。
参照图1,现有的半导体技术的40nm/28nm工艺的高密度IO芯片,普遍都采用基于铜柱凸块(Copper Pillar Bump)1的倒装芯片封装方法。芯片2正面分布的多个铜柱凸块1分别与基板3正面的凸起焊盘(Bump Pad)4焊接在一起。接着,在基板3背面形成焊球(Solder Ball)5,多个焊球5呈球栅阵列结构,焊球5作为引脚。之后,使用表面贴装技术(Surface MountedTechnology,SMT)将该焊球5与印制电路板(Printed Circuit Board,PCB)7正面的球焊盘8焊接连接。在基板3中存在互连导线,凸起焊盘4和基板3正面的导线6电连接,焊球5和基板3背面的导线6电连接,实现芯片通过基板3和印制电路板7电连接。至此形成芯片封装成品。
但是,上述焊接过程均使用回流焊接(reflow soldering)工艺。也就是,将空气或氮气加热到足够高的温度后吹向已经贴好芯片的基板或印制电路板,让铜柱凸块顶端的焊料融化后与凸起焊盘粘结,和让焊球融化后与球焊盘8粘结。在该过程中,由于芯片材料、基板材料和印制电路板材料之间的热膨胀系数不匹配,芯片以及封装成品受热作用会产生机械应力,引起封装成品形变或翘曲。由于铜柱凸块属于刚性硬材料,铜柱凸块正下方的层间介电材料层(Inter-layer Dielectric,ILD)中的多层互连金属层会受到封装成品形变或翘曲带来的应力,引起相邻两层互连金属层之间的层间介电材料层部分断裂,引起层间介电材料层中的插塞层断裂。这样,会造成相邻两层互连金属层之间的互连断开(Open),造成芯片失效,例如芯片的某些功能不能正常工作或芯片的性能达不到设计的要求,引起良率降低。
发明内容
本发明解决的问题是,使用现有的半导体倒装芯片封装方法形成的封装成品良率较低。
为解决上述问题,本发明提供一种芯片形成方法,该芯片形成方法包括:
提供芯片图形,所述芯片图形包括多个互连金属层图形,记录金属密度小于0.3的互连金属层图形;
根据所述芯片图形形成芯片,包括:根据所述互连金属层图形在基底上形成互连金属层,在形成金属密度小于0.3的互连金属层时,在该互连金属层的互连金属线之间的空隙中形成填充金属线,使所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.3。
可选地,所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.5。可选地,所述填充金属线在所述互连金属线之间的空隙中分散排布。
可选地,所述填充金属线在所述互连金属线之间的空隙中均匀排布。
可选地,所述填充金属线和同层的互连金属线在同一步骤中形成。
本发明还提供一种芯片,该芯片包括:位于基底上的多个互连金属层,在金属密度小于0.3的互连金属层中,互连金属线之间的空隙中具有填充金属线,使所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.3。
可选地,所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.5。
可选地,所述填充金属线在所述互连金属线之间的空隙中分散排布。
可选地,所述填充金属线在所述互连金属线之间的空隙中均匀排布。
本发明还提供一种高封装成品良率的方法,该高封装成品良率的方法包括:
提供前述任一种芯片;
使用半导体倒装芯片封装方法形成芯片封装成品。
可选地,所述半导体倒装芯片封装方法包括:
在所述芯片正面形成焊料凸点;
提供基板,所述基板包括第一面和与所述第一面相对的第二面,所述第一面具有凸起焊盘,将所述焊料凸点和所述凸起焊盘焊接连接;
在所述第二面形成焊球;
提供印制电路板,所述印制电路板正面具有球焊盘,将所述焊球和球焊盘焊接连接。
可选地,所述焊料凸点包括位于所述芯片正面的铜柱凸块、和位于所述铜柱凸块顶端的锡帽,所述锡帽和所述凸起焊盘焊接连接。
可选地,所述铜柱凸块和所述芯片正面的键合焊盘连接。
可选地,使用回流焊技术,使所述焊料凸点和所述凸起焊盘焊接连接、使所述焊球和球焊盘焊接连接。
本发明还提供一种封装成品,该封装成品包括:
前述任一种芯片;
位于所述芯片正面的焊料凸点;
基板,所述基板包括第一面和与所述第一面相对的第二面,所述第一面具有凸起焊盘,所述焊料凸点和所述凸起焊盘焊接连接;
位于所述第二面的焊球;
印制电路板,所述印制电路板正面具有球焊盘,所述焊球和球焊盘焊接连接。
可选地,所述焊料凸点包括位于所述芯片正面的铜柱凸块、和位于所述铜柱凸块顶端的锡帽,所述锡帽和所述凸起焊盘焊接连接。
可选地,所述铜柱凸块和所述芯片正面的键合焊盘连接。
与现有技术相比,本发明的技术方案具有以下优点:
根据预设芯片图形,计算得到所有互连金属层图形的金属密度,并记录金属密度小于0.3的互连金属层图形;之后,在根据互连金属层图形形成互连金属层时,在金属密度小于0.3的互连金属层中,在互连金属线之间的空隙中形成填充金属线,使互连金属层的互连金属线和其中的填充金属线的金属密度之和大于等于0.3。这样,在半导体倒装芯片封装过程中,由于芯片中各互连金属层的金属密度均大于等于0.3,任意相邻两层互连金属层之间的层间介电材料层部分均能承受较大应力,即使封装成品发生形变,也不会引起两层相邻互连金属层之间的层间介电材料层和其中的插塞层断裂,相邻两层互连金属层之间的互连性能良好,芯片封装成品良率较高,能够量产的要求。
附图说明
图1是现有技术的半导体倒装芯片的剖面结构示意图;
图2是本发明具体实施例的芯片图形的示意图;
图3是本发明具体实施例的互连金属线密度大于等于0.3的一互连金属层的剖面结构示意图;
图4是本发明具体实施例的包括互连金属线和填充金属线的另一互连金属层的剖面结构示意图;
图5~图9是本发明具体实施例的半导体倒装芯片封装过程中的剖面结构示意图。
具体实施方式
针对现有技术存在的问题,发明人进行了统计分析,发现:在垂直于芯片正面方向上,发生断裂的层间介电材料层两侧的两层互连金属层中,其中一层或两层互连金属层的金属密度较小,大约小于0.3。所述金属密度是指铜柱凸块正下方的一层互连金属层在芯片正面投影的表面积,与铜柱凸块所占芯片正面的表面积之比。当位于铜柱凸块下的一层互连金属层的金属密度小于0.3,则该互连金属层在垂直于芯片正面方向的两侧层间介电材料层的机械强度不足,在封装过程中,易引起它两侧的层间介电材料层部分和其中的插塞层断裂。
因此,若提前预知某一互连金属层的金属密度小于0.3,就可合理推测:该互连金属层两侧的层间介电材料层部分和其间的插塞层,在后续封装过程中存在断裂的风险。使用本发明技术方案,当计算得到一互连金属层图形中互连金属线的金属密度小于0.3,在后续形成该互连金属层时,可在该互连金属层的互连金属线之间的空隙中形成填充金属线,确保该互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.3,以降低甚至消除断裂风险。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
参照图2,提供芯片图形,所述芯片图形包括位于基底100中的器件结构图形(图中未示出)、和位于基底100上的层间介电材料层101中的多个互连金属层102图形。每个互连金属层102包括互连金属线121,在垂直于芯片正面方向上,相邻两层互连金属层102的互连金属线121之间通过插塞层(图中未示出)电连接。
对互连金属层图形进行分析,计算得到所有互连金属层102图形的金属密度,并记录金属密度小于0.3的互连金属层图像,并认为在后续形成的芯片封装成品中,金属密度小于0.3的互连金属层两侧的层间介电材料层部分和其间的插塞层容易发生断裂。
之后,根据芯片图形形成芯片,包括根据器件结构图形,在基底中形成器件结构,和根据互连金属层图形,在基底上的层间介电材料层中形成互连金属层。
参照图3,在根据互连金属层102图形形成互连金属层时,当一互连金属层102图形的金属密度大于等于0.3时,形成的互连金属层102仅包括互连金属线121;
参照图4,对前述记录的金属密度小于0.3的互连金属层102图形,在形成对应互连金属层102时,在该互连金属层102的互连金属线121之间的空隙中形成填充金属线122,使得互连金属层102中互连金属线121和其中的填充金属线122的金属密度值和大于等于0.3。也就是,填充金属线122仅是起到补充互连金属线密度小于0.3的互连金属层的金属密度的作用,并不起到电连接作用。为避免信号串扰和短路,填充金属线122和相邻的互连金属线121是相互隔开的。
具体地,在基底上形成互连金属层和填充金属线的方法包括:
在基底上形成第一层间介电材料层;
在第一层间介电材料层中形成插塞层:首先,在第一层间介电材料层中形成接触孔,该接触孔与基底中的器件结构连通,接着,在接触孔中形成导电材料,该导电材料与器件结构电连接,第一层间介电材料层中的导电材料构成插塞层;
在第一层间介电材料层上形成金属材料层,具体可使用物理气相沉积,如溅射或化学气相沉积,该金属材料层覆盖第一层间介电材料层,之后对该金属材料层进行图形化,形成第一层互连金属层,该第一互连金属层的互连金属线与插塞层电连接,如果第一互连金属层中互连金属线的金属密度小于0.3,在形成第一互连金属层时,还在第一互连金属层中互连金属线的空隙中形成填充金属线,两者在同一步骤中形成,在其他实施例中,也可在形成互连金属线后,接着形成填充金属线;
在形成第一互连金属层后,在第一层间介电材料层上形成第二层间介电材料层;
在第二层间介电材料层中形成插塞层,该插塞层和第一互连金属层电连接;
在第二层间介电材料层上形成第二互连金属层,该第二互连金属层中互连金属线和第二层间介电材料层中的插塞层电连接,如果第二互连金属层中互连金属线的金属密度小于0.3,在形成第二互连金属层时,还在第二互连金属层中互连金属线的空隙中形成填充金属线,两者同时形成;
之后,重复上述步骤,在基底上的层间介电材料层中形成多层互连金属层。
在具体实施例中,互连金属线和填充金属线的材料为钨或铜。在本实施例中,互连金属线和填充金属线的材料为铜,铜相比于钨能承受更大机械应力,更好的电连接性能。
使用本技术方案,在形成互连金属层时,可在记录的金属密度小于0.3的互连金属层中互连金属线的空隙适时形成填充金属线,使得所有互连金属层的金属密度均大于等于0.3。这样,在后续的芯片封装过程中,焊料凸点下的相邻两层互连金属层之间的层间介电材料层部分能承受较大的机械应力,降低层间介电材料层部分和插塞层断裂的风险,相邻两层互连金属层之间的互连性能良好,芯片封装成品良率较高,能够满足量产的要求。
在本实施例中,在形成填充金属线时,使互连金属线和同层的填充金属线的金属密度大于等于0.5,相邻两层互连金属层之间的层间介电材料层部分能承受更大的机械应力,更好避免层间介电材料层部分和插塞层断裂。
在具体实施例中,填充金属线122在互连金属线121之间的空隙中分散排布,可使封装过程中的互连金属层受到的应力分散,避免因应力局部集中而引起层间介电材料层局部断裂。进一步地,设置填充金属线在互连金属线的空隙中均匀分布,这样可使互连金属层所承受的应力均匀分散。
接着,使用半导体倒装芯片封装方法形成芯片封装成品。
具体地,半导体倒装芯片封装方法包括:
参照图5,在芯片103正面S1形成有多个相互隔开的键合焊盘(bond pad)104,键合焊盘104和芯片103正面S1的互连金属层(图中未示出)电连接。在芯片103正面S1上形成钝化层105,所述钝化层105具有露出键合焊盘104的开口,且覆盖键合焊盘104的边缘部分,在该开口中形成凸点底部金属层(Under Bump Metallization,简称UBM)106,凸点底部金属层106和键合焊盘104电连接。
参照图6,在芯片103正面S1形成焊料凸点107,该焊料凸点107包括位于芯片正面S1的铜柱凸块171、和铜柱凸块171顶端的锡帽172。所述铜柱凸块171和凸点底部金属层106焊接连接,以实现和芯片103正面的键合焊盘104电连接,并最终与互连金属线电连接。而锡帽172将作为焊料,实现后续基板和铜柱凸块之间的焊接。
参照图7,提供基板200,基板200包括第一面L1和与第一面L1相对的第二面L2,将芯片103倒转,芯片103正面S1与基板200第一面L1相对,将芯片103正面S1的铜柱凸块171和基板200第一面L1通过凸起焊盘201焊接连接。
参照图7,在基板200第一面L1形成有第一导线202。首先,在基板200第一面L1上形成第一光刻胶层203,该第一光刻胶层203覆盖第一导线202;
之后,对第一光刻胶层203进行图形化,在第一光刻胶层203中形成窗口(图中未示出),窗口露出第一导线202;
接着,在窗口中形成凸起焊盘201,凸起焊盘201和第一导线202电连接,且凸起焊盘201上表面高于第一光刻胶层203上表面;
将芯片103正面S1翻转,芯片103正面S1和基板200第一面L1相对,使锡帽172和基板200第一面L1的相应的凸起焊盘201对准、接触,使用回流焊技术,锡帽172熔化后和凸起焊盘201焊接连接,实现铜柱凸块171和凸起焊盘201电连接。这样,对于一个芯片的所有铜柱凸块171能和基板200第一面L1中的对应第一导线202电连接。
参照图8,在基板200第二面L2的第二导线205上形成呈球栅阵列结构(Ball Grid Array,BGA)排列的多个焊球204,BGA是现有集成电路采用印制电路板的一种封装方法,每个焊球可作为一个引脚,焊球204和第二面L2的第二导线205电连接。其中,部分第二导线205和第一导线202是电连接的,其他部分第二导线205作为焊球204的焊接点,因此,焊球204除作为引脚外,部分焊球204还起到电连接作用,将芯片103和后续印制电路板电连接。
具体地,在基板200第二面L2形成第二光刻胶层206,第二光刻胶层206具有窗口(图中未示出),该窗口露出第二导线205;
形成焊球204,焊球204与露出的第二导线205焊接连接。
参照图9,将焊球204和印制电路板220正面S2的球焊盘221焊接连接。
具体地,在印制电路板220正面S2形成第三光刻胶层222,第三光刻胶层222具有窗口223;在窗口223中形成球焊盘221,将焊球204和印制电路板220的对应电路的球焊盘221对准、接触,使用回流焊技术,使两者焊接连接,以实现焊球204和印制电路板220连接。
至此,形成半导体芯片封装成品。由于芯片中各个互连金属层的金属密度均能保持大于等于0.3,因此,铜柱凸块下的任意相邻两层互连金属层之间的层间介电材料层部分均能承受较大机械应力,相邻两层互连金属层之间的层间介电材料层部分和其中的插塞层不会发生断裂,互连金属层之间的互连性能良好。
本发明实施例还提供一种芯片。
参照图4,芯片包括:位于基底上的层间介电材料层101中的互连金属层102,在金属密度小于0.3的互连金属层102中,互连金属线121中互连金属线之间的空隙中具有填充金属线122,使互连金属层102中互连金属线121和填充金属线122的金属密度之和大于等于0.3。
在具体实施例中,互连金属层102中互连金属线121和填充金属线122的金属密度之和大于等于0.5。
在具体实施例中,所述填充金属线122在所述互连金属线121之间的空隙中分散排布。
在具体实施例中,所述填充金属线122在所述互连金属线121之间的空隙中均匀排布。
本发明还提供一种封装成品,参照图9,该封装成品包括:
前述实施例的芯片103;
位于芯片103正面S1的焊料凸点107;
基板200,基板200包括第一面L1和与第一面L1相对的第二面L2,第一面L1具有凸起焊盘201,焊料凸点和所述凸起焊盘201焊接连接;
位于第二面L2的焊球204;
印制电路板220,印制电路板220正面S2具有球焊盘221,所述焊球204和球焊盘221焊接连接。
在具体实施例中,焊料凸点107包括位于所述芯片103正面S1的铜柱凸块171、和位于铜柱凸块171顶端的锡帽172,锡帽172和凸起焊盘201焊接连接。
在具体实施例中,铜柱凸块171和芯片103正面S1的键合焊盘104连接。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种芯片形成方法,其特征在于,包括:
提供芯片图形,所述芯片图形包括多个互连金属层图形,记录金属密度小于0.3的互连金属层图形;
根据所述芯片图形形成芯片,包括:根据所述互连金属层图形在基底上形成互连金属层,在形成金属密度小于0.3的互连金属层时,在该互连金属层的互连金属线之间的空隙中形成填充金属线,使所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.3。
2.如权利要求1所述的芯片形成方法,其特征在于,所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.5。
3.如权利要求1所述的芯片形成方法,其特征在于,所述填充金属线在所述互连金属线之间的空隙中分散排布。
4.如权利要求3所述的芯片形成方法,其特征在于,所述填充金属线在所述互连金属线之间的空隙中均匀排布。
5.如权利要求1~4任一项所述的芯片形成方法,其特征在于,所述填充金属线和同层的互连金属线在同一步骤中形成。
6.一种芯片,其特征在于,包括:位于基底上的多个互连金属层,在金属密度小于0.3的互连金属层中,互连金属线之间的空隙中具有填充金属线,使所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.3。
7.如权利要求6所述的芯片,其特征在于,所述互连金属层中互连金属线和填充金属线的金属密度之和大于等于0.5。
8.如权利要求6所述的芯片,其特征在于,所述填充金属线在所述互连金属线之间的空隙中分散排布。
9.如权利要求8所述的芯片,其特征在于,所述填充金属线在所述互连金属线之间的空隙中均匀排布。
10.一种提高封装成品良率的方法,其特征在于,包括:
提供权利要求6~9任一项所述的芯片;
使用半导体倒装芯片封装方法形成芯片封装成品。
11.如权利要求10所述的提高封装成品良率的方法,其特征在于,所述半导体倒装芯片封装方法包括:
在所述芯片正面形成焊料凸点;
提供基板,所述基板包括第一面和与所述第一面相对的第二面,所述第一面具有凸起焊盘,将所述焊料凸点和所述凸起焊盘焊接连接;
在所述第二面形成焊球;
提供印制电路板,所述印制电路板正面具有球焊盘,将所述焊球和球焊盘焊接连接。
12.如权利要求11所述的提高封装成品良率的方法,其特征在于,所述焊料凸点包括位于所述芯片正面的铜柱凸块、和位于所述铜柱凸块顶端的锡帽,所述锡帽和所述凸起焊盘焊接连接。
13.如权利要求12所述的提高封装成品良率的方法,其特征在于,所述铜柱凸块和所述芯片正面的键合焊盘连接。
14.如权利要求11所述的提高封装成品良率的方法,其特征在于,使用回流焊技术,使所述焊料凸点和所述凸起焊盘焊接连接、使所述焊球和球焊盘焊接连接。
15.一种封装成品,其特征在于,包括:
权利要求6~9任一项所述的芯片;
位于所述芯片正面的焊料凸点;
基板,所述基板包括第一面和与所述第一面相对的第二面,所述第一面具有凸起焊盘,所述焊料凸点和所述凸起焊盘焊接连接;
位于所述第二面的焊球;
印制电路板,所述印制电路板正面具有球焊盘,所述焊球和球焊盘焊接连接。
16.如权利要求15所述的封装成品,其特征在于,所述焊料凸点包括位于所述芯片正面的铜柱凸块、和位于所述铜柱凸块顶端的锡帽,所述锡帽和所述凸起焊盘焊接连接。
17.如权利要求16所述的封装成品,其特征在于,所述铜柱凸块和所述芯片正面的键合焊盘连接。
CN201310670232.3A 2013-12-10 2013-12-10 芯片及形成方法、封装成品、提高封装成品良率的方法 Active CN104701246B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310670232.3A CN104701246B (zh) 2013-12-10 2013-12-10 芯片及形成方法、封装成品、提高封装成品良率的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310670232.3A CN104701246B (zh) 2013-12-10 2013-12-10 芯片及形成方法、封装成品、提高封装成品良率的方法

Publications (2)

Publication Number Publication Date
CN104701246A true CN104701246A (zh) 2015-06-10
CN104701246B CN104701246B (zh) 2018-03-23

Family

ID=53348218

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310670232.3A Active CN104701246B (zh) 2013-12-10 2013-12-10 芯片及形成方法、封装成品、提高封装成品良率的方法

Country Status (1)

Country Link
CN (1) CN104701246B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204559B1 (en) * 1999-11-22 2001-03-20 Advanced Semiconductor Engineering, Inc. Ball grid assembly type semiconductor package having improved chip edge support to prevent chip cracking
US20040084205A1 (en) * 2002-11-05 2004-05-06 Siliconware Precision Industries, Ltd., Warpage-preventive circuit board and method for fabricating the same
CN1531078A (zh) * 2003-03-13 2004-09-22 台湾积体电路制造股份有限公司 降低应力迁移的多重金属内连线布局及其制造方法
CN101916735A (zh) * 2010-07-19 2010-12-15 江阴长电先进封装有限公司 碳纳米管团簇作芯片凸点的倒装芯片封装结构的制作方法
CN103137596A (zh) * 2011-11-29 2013-06-05 台湾积体电路制造股份有限公司 用于多芯片封装的凸块结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204559B1 (en) * 1999-11-22 2001-03-20 Advanced Semiconductor Engineering, Inc. Ball grid assembly type semiconductor package having improved chip edge support to prevent chip cracking
US20040084205A1 (en) * 2002-11-05 2004-05-06 Siliconware Precision Industries, Ltd., Warpage-preventive circuit board and method for fabricating the same
CN1531078A (zh) * 2003-03-13 2004-09-22 台湾积体电路制造股份有限公司 降低应力迁移的多重金属内连线布局及其制造方法
CN101916735A (zh) * 2010-07-19 2010-12-15 江阴长电先进封装有限公司 碳纳米管团簇作芯片凸点的倒装芯片封装结构的制作方法
CN103137596A (zh) * 2011-11-29 2013-06-05 台湾积体电路制造股份有限公司 用于多芯片封装的凸块结构

Also Published As

Publication number Publication date
CN104701246B (zh) 2018-03-23

Similar Documents

Publication Publication Date Title
KR100772604B1 (ko) 집적화된 전자 칩 및 상호접속 디바이스와 그 제조프로세스
TWI565014B (zh) 半導體裝置及其製造方法
US7960827B1 (en) Thermal via heat spreader package and method
US7880310B2 (en) Direct device attachment on dual-mode wirebond die
US8058721B2 (en) Package structure
TWI578485B (zh) 堆疊的封裝結構、封裝層疊裝置及其製造方法
TWI442531B (zh) 具有可調間距柵格陣列封裝之熱消散改善的系統與方法
JP5993248B2 (ja) 電子部品内蔵基板及びその製造方法
US11063009B2 (en) Semiconductor device
CN103811428A (zh) 用于具有保护环的倒装芯片衬底的方法和装置
US9627325B2 (en) Package alignment structure and method of forming same
US9349705B2 (en) Method of fabricating a semiconductor structure having conductive bumps with a plurality of metal layers
US10861825B2 (en) Interconnect structures with intermetallic palladium joints and associated systems and methods
TW201719828A (zh) 半導體裝置
KR101037827B1 (ko) 반도체 패키지
KR100713932B1 (ko) 플립 칩 본디드 패키지
TWI394252B (zh) 封裝基板結構
CN104701246A (zh) 芯片及形成方法、封装成品、提高封装成品良率的方法
US20090236724A1 (en) Ic package with wirebond and flipchip interconnects on the same die with through wafer via
CN104701245A (zh) 芯片形成方法、提高芯片封装成品良率的方法
CN202394967U (zh) 半导体封装构造
US11721686B2 (en) Semiconductor package structure and packaging method thereof
TWI527177B (zh) 晶片構件與晶片封裝體
KR100881024B1 (ko) 고주파 특성을 개선하는 칩 스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant