CN104682696A - 一种自供电的源极驱动电路及应用其的开关电源 - Google Patents

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Abstract

本发明公开了一种自供电的源极驱动电路及应用其的开关电源，其在所述第一晶体管导通时，所述功率级电路中的主功率管的源极电压下降，当其栅源电压到达其导通阈值电压时，所述主功率管导通；在所述第一晶体管关断后，通过延迟电路控制所述主功率管延迟一段时间再关断，以保证所述供电电容能够充电至所述控制电路的期望供电电压。通过本发明的技术方案可以保证供电电容有足够的充电时间和充电能量，在不需要增加电容的情况下，可满足芯片的供电要求。

Description

一种自供电的源极驱动电路及应用其的开关电源
本申请是申请日为2012年11月05日，申请号为201210435979.6，发明名称为“一种自供电的源及驱动电路及应用其的开关电源”的分案申请。
技术领域
本发明涉及电源领域，更具体地说，涉及一种自供电的源极驱动电路及应用其的开关电源。
背景技术
源极驱动方式由于其低功耗高效率被广泛应用于开关电源中，其主要原理为将主功率管的栅极电压固定在一定的数值，通过改变其源极电压从而控制主功率管的开关状态。
如图1所示，为现有技术中一种采用源极驱动的电路图，所述源极驱动电路包括有一第一晶体管、馈流二极管和供电电容，所述第一晶体管的一功率端与所述主功率管的源极连接，另一功率端接地；所述供电电容一端接所述主功率管的控制端，另一端接地；所述馈流二极管的阳极接所述主功率管和所述第一晶体管的公共连接点，其阴极接所述供电电容和所述主功率管的控制端之间。其源极驱动的基本原理为：通过所述第一晶体管QS的开关状态来控制主功率管QM的开关状态，当所述第一晶体管QS导通时，所述主功率管QM的源极电压降低，当其栅源电压到达其导通阈值电压时，主功率管QM导通；当所述第一晶体管QS关断时，所述主功率管QM的源极电压升高，当其栅源电压小于导通阈值电压时，主功率管QM关断。所述开关电源中还包括一控制电路，其产生一PWM控制信号以控制所述第一晶体管QS的开关状态，所述供电电容CH给所述控制电路提供供电电压。如图1中所示，当主功率管QM关断后，功率级电路中的电流通过主功率管QM的漏源间寄生电容CdS，馈流二极管D’对所述供电电容CH充电。但是这种方法的不足之处在于当输入电压较低时，主功率管的漏源极间的寄生电容很小，往往很难保证供电电容CH能够充电到足够大的电压值，以至于不能提供所述控制电路所需要的供电电压。因此，为保证控制电路的正常供电，需要在主功率管的漏源之间外加一个电容，以加大寄生电容的容值来提高主功率管关断时主电路电流对供电电容CH充电的能量，但这种方式会增加开关损耗。
发明内容
有鉴于此，本发明提供了一种自供电的源极驱动电路，其通过延迟电路控制在第一晶体管关断后，所述主功率管延迟一段时间再关断，这样可以保证供电电容有足够的充电时间和充电能量可充电到至控制电路所需要的供电电压。解决了由于供电电容上的储能不够而使芯片无法正常工作的问题。
依据本发明的一种自供电的源极驱动电路，应用于开关电源中，所述开关电源包括有一功率级电路，所述源极驱动电路包括有一第一晶体管、馈流二极管和供电电容，其特征在于，所述源极驱动电路还包括一延迟电路，
所述第一晶体管由一PWM控制信号控制其开关状态；
所述馈流二极管的阳极连接至所述第一晶体管和所述主功率管的公共连接点，阴极连接至所述供电电容的一端；
所述供电电容的另一端连接至地；
所述延迟电路分别连接至所述主功率管的控制端和所述供电电容和所述馈流二极管的公共连接点；当所述第一晶体管导通时，所述功率级电路中的主功率管的源极电压下降，当其栅源电压到达其导通阈值电压时，所述主功率管导通；
当所述第一晶体管关断时，所述延迟电路控制所述主功率管延迟关断，以使所述供电电容充电时间足够，其两端电压能够上升为一参考电压值。
进一步的，所述延迟电路包括第一二极管；所述第一二极管的阴极连接至所述主功率管的控制端，阳极连接在所述供电电容和所述馈流二极管的公共连接点。
进一步的，所述延迟电路还包括第一齐纳二极管，所述第一齐纳二极管的阴极连接到所述主功率管的控制端，其阳极接地。
进一步的，所述第一齐纳二极管的击穿电压为所述参考电压值与所述主功率管的导通阈值电压之和。
进一步的，所述延迟电路还包括第一开关管和第一电阻，
所述第一电阻串接在所述第一齐纳二极管的阴极和所述主功率管的控制端之间；
所述第一开关管的第一功率端连接至所述第一电阻和所述主功率管的控制端的公共连接点，其第二功率端接地，其控制端连接至所述第一电阻和所述第一齐纳二极管的公共连接点；其中，所述第一开关管为P型晶体管。
进一步的，所述延迟电路还包括第二开关管和第二齐纳二极管；
所述第二齐纳二极管的阴极连接至所述主功率管的控制端；
所述第二开关管的第一功率端连接至所述第一齐纳二极管的阳极，其第二功率端连接至地；
所述第二齐纳二极管的击穿电压为所述参考电压值；
所述第二开关管在所述第一晶体管关断之前的任意一时刻关断，在所述供电电容充电至所述控制电路的期望供电电压时导通。
进一步的，所述延迟电路还包括第三开关管和第二电阻，
所述第二电阻串接在所述第二齐纳二极管的阴极和所述主功率管的控制端之间；
所述第三开关管的第一功率端接所述第二电阻和所述主功率管的控制端的公共连接点，其第二功率端接在所述供电电容和所述馈流二极管的公共连接点；其控制端接所述第二电阻和所述第二齐纳二极管的公共连接点；其中，所述第三开关管为P型晶体管。
进一步的，所述延迟电路还包括第四开关管和第三电阻；
所述第三电阻串接在所述第二齐纳二极管的阴极和所述主功率管的控制端之间；
所述第四开关管的的第一功率端连接至所述第四电阻和所述主功率管的控制端的公共连接点，其第二功率端接地，其控制端连接至所述第四电阻和所述第二齐纳二极管的公共连接点；其中，所述第四开关管为P型晶体管。
进一步的，所述延迟电路包第四电阻，
所述第四电阻与所述第一二极管并联连接。
依据本发明的一种开关电源，包括功率级电路、控制电路和所述的源极驱动电路，所述源极驱动电路接收所述控制电路输出的PWM控制信号以对所述功率级电路中的主功率管进行驱动；其中，所述源极驱动电路中的供电电容为所述控制电路提供供电电压，且所述供电电容两端电压充电至参考电压值，所述参考电压值为所述控制电路的期望供电电压。
经由上述的技术方案可知，依据本发明的实施例的自供电的源极驱动电路具有以下优点，其通过延迟电路可以使得第一晶体管关断后，所述主功率管延迟一段时间再关断，可以保证供电电容有足够的充电时间和充电能量，在不需要增加电容的情况下，可满足控制芯片的供电要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1所示为现有技术中一种采用源极驱动的电路图；
图2所示为依据本发明的一种自供电的源极驱动电路的第一实施例的电路图；
图3所示为依据本发明的一种自供电的源极驱动电路的第二实施例的电路图；
图4A所示为依据本发明的一种自供电的源极驱动电路的第三实施例的电路图；
图4B所示为图4A中所示第一控制电路的具体电路图；
图4C所示为图4A中所示电路图的工作波形图；
图5所示为依据本发明的一种自供电的源极驱动电路的第四实施例的电路图；
图6所示为依据本发明的一种自供电的源极驱动电路的第五实施例的电路图；
图7所示为依据本发明的一种自供电的源极驱动电路的第六实施例的电路图。
具体实施方式
以下结合附图对本发明的几个优选实施例进行详细描述，但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精髓和范围上做的替代、修改、等效方法以及方案。为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。
参考图2，所示为依据本发明的一种自供电的源极驱动电路的第一实施例的电路图，所述源极驱动电路应用于一开关电源中，所述开关电源中包括有一功率级电路和控制电路，如图2中所示功率级电路为降压型拓扑结构，所述功率级电路中包括有一主功率管QM，所述源极驱动电路接收所述控制电路输出的PWM控制信号以对所述主功率管QM进行驱动。其中，所述源极驱动电路中包含有一第一晶体管QS、馈流二极管D’和供电电容CH，其中，所述PWM控制信号用以控制所述第一晶体管QS的开关状态，所述供电电容CH为所述控制电路提供供电电压。进一步的，所述源极驱动电路还包括一延迟电路，所述延迟电路用以控制在所述第一晶体管QS关断后，控制所述主功率管QM延迟一段时间再关断，以保证所述供电电容充电时间足够，以使其能够充电至一参考电压值，这里，所述参考电压值为所述控制电路的期望供电电压。下面结合图2所示的延迟电路的一种具体实现方式阐述本实施例中所述源极驱动电路的工作过程。
如图2所示，所述延迟电路包括齐纳二极管DZ1和第一二极管D1，所述齐纳二极管DZ1的阴极连接到所述主功率管QM的控制端，其阳极接地；所述第一二极管D1的阴极接在所述齐纳二极管DZ1的阴极和所述主功率管的控制端的公共连接点，其阳极连接在所述供电电容CH和所述馈流二极管D’的公共连接点，其中，所述齐纳二极管DZ1的击穿电压为所述控制电路的期望供电电压与所述主功率管的导通阈值电压之和。
下面根据图2所示的电路图描述本实施例的源极驱动电路的工作过程，根据图2，在所述第一晶体管Qs导通之前，所述供电电容CH通过第一二极管D1连接所述主功率管的栅极，因而其栅极电压近似为VCC。当所述控制电路控制所述第一晶体管QS导通时，所述主功率管QM的源极电压下降，当所述主功率管的栅源电压大于其导通阈值电压，所述主功率管QM导通，所述输入电压Vin给电感L充电。之后，当所述PWM控制信号控制所述第一晶体管QS关断，所述主功率管QM的源极电压开始上升，此时，由于所述齐纳二极管DZ1没有被击穿，因此，所述主功率管的栅源间的寄生电容Cgs不能产生放电回路，所述主功率管的栅源电压大于其导通阈值电压，所述主功率管仍保持导通，所述电感电流通过主功率管QM、馈流二极管D’对所述供电电容CH继续充电。随着主功率管的源极电压逐渐上升，其栅极电压也逐渐上升，当所述主功率管的栅极电压达到所述齐纳二极管DZ1的击穿电压时，所述齐纳二极管DZ1被击穿，所述主功率管的栅源间的寄生电容Cgs通过所述齐纳二极管DZ1形成放电回路，所述主功率管的栅极电压开始减小，所述主功率管的栅源电压也逐渐减小，当所述主功率管的栅源电压减小到小于其导通阈值电压时，所述主功率管QM关断。其中，所述第一二极管D1用以防止所述主功率管的栅源间的寄生电容Cgs通过所述供电电容CH放电。
从上述的工作过程可以看出，本实施例的延迟电路通过齐纳二极管DZ1的设置来控制使主功率管在第一晶体管关断后并不随即关断，而是继续保持导通一段时间以使供电电容继续充电，可使其充电到控制电路所需要的供电电压，与现有技术相比，本发明不需要在主功率管的漏源间外加一个电容情况下，可保证供电电容能充分充电以储存足够的能量满足控制电路的需求。
参考图3，所示为依据本发明的一种自供电的源极驱动电路的第二实施例的电路图；本实施例在实施例一的基础上，所述延迟电路进一步包括开关管Q1和电阻R1，所述电阻R1串接在所述齐纳二极管DZ1的阴极和所述主功率管QM的控制端之间；所述开关管Q1的第一功率端接所述电阻R1和所述主功率管QM的控制端的公共连接点，其第二功率端接地，其控制端接所述电阻R1和所述齐纳二极管DZ1的公共连接点。本实施例中，所述齐纳二极管DZ1的击穿电压为所述参考电压值与所述主功率管的导通阈值电压之和，即是所述控制电路的期望供电电压与所述主功率管的导通阈值电压之和。需要说明的是所述开关管Q1为P型晶体管，例如可以为P型双极型晶体管或P型场效应晶体管，本实施例中以P型场效应晶体管为例进行说明。
本实施例所示的延迟电路与实施例一的工作原理基本相同，其主要是通过所述齐纳二极管DZ1来控制使主功率管QM在所述第一晶体管QS关断后延迟一段时间再关断，以使供电电容CH获得足够的充电时间。在所述齐纳二极管DZ1被击穿之前，所述延迟电路的工作过程与实施例一相同，这里不重复阐述，所不同的是，在所述齐纳二极管DZ1被击穿后，所述主功率管QM的栅源间的寄生电容Cgs通过所述电阻R1和所述齐纳二极管DZ1形成放电回路，由于电阻R1上有电流通过，所述开关管Q1的源栅间形成压差，当所述开关管Q1的源栅间压差达到其导通阈值电压时，所述开关管Q1导通，这时，所述主功率管的栅源间的寄生电容Cgs通过所述开关管Q1放电。所述主功率管QM的栅源电压逐渐减小，当所述主功率管QM的栅源电压减小到小于其导通阈值电压时，所述主功率管QM关断。
因此，与实施例一相比，本实施例同样实现了通过所述齐纳二极管DZ1来控制使主功率管在第一晶体管延迟一段时间再关断以使供电电容继续充电；此外，本实施例通过开关管Q1直接对地放电，避免了齐纳二极管DZ1承受大电流。
参考图4A，所示为依据本发明的一种自供电的源极驱动电路的第三实施例的电路图；本实施例的源极驱动电路同样可应用于功率级电路为降压型拓扑结构的开关电源中，本实施例的延迟电路在实施例一的基础上进一步包括开关管Q2，本实施例中所述齐纳二极管的击穿电压DZ1为所述参考电压值，也即是所述控制电路的期望供电电压，所述开关管Q2的第一功率端接所述齐纳二极管DZ1的阳极，其第二功率端接地，所述开关管Q2在所述第一晶体管Qs关断之前任意一时刻关断，其在所述供电电容CH充电至所述控制电路的期望供电电压时导通。
优选地，本实施例中控制所述开关管Q2在所述第一晶体管Qs导通时刻关断，根据本实施例的控制方案，本实施例具体介绍了控制所述开关管Q2的开关动作的第一控制电路401，参考图4B所示为图4A中所示第一控制电路的具体电路图。所述第一控制电路包括第一单脉冲电路4011、第一比较器4012、第二单脉冲电路4013和触发电路4014。所述第一单脉冲电路4011接收所述PWM控制信号，经第一单脉冲电路4011处理后产生第一单脉冲信号传输给所述触发电路4014；所述第一比较器4012的两个输入端分别接收所述供电电容的两端电压VCC和一参考电压值Vref，进行比较后输出一比较信号，所述比较信号经所述第二单脉冲电路4013进行处理后形成第二单脉冲信号传输给所述触发电路；其中，所述参考电压值Vref设置为所述控制电路的期望供电电压；所述触发电路4014具体为一RS触发器，其接收所述第一单脉冲信号作为复位信号，接收所述第二单脉冲信号作为置位信号，并产生所述第一控制信号V1以控制所述开关管Q2的开关动作。需要说明的是，所述第一控制电路401为控制所述开关管Q2的一种具体实现方式，本领域技术人员可知，所述开关管Q2的开关动作的控制也可以由其他具有相同功能的电路等同替换。
下面结合图4C所示为图4A中所示电路图的工作波形图对本实施例的源极驱动电路的工作过程作进一步详细阐述：在t0时刻，所述PWM控制信号变为高电平状态控制所述第一晶体管Qs导通，所述主功率管QM的源极电压Vs被拉低，当所述主功率管的栅源电压大于其导通阈值电压，所述主功率管QM导通，所述输入电压Vin给电感L充电。与此同时，所述第一控制电路接收所述PWM控制信号经第一单脉冲电路处理后形成第一单脉冲信号，并通过所述触发电路控制所述开关管Q2关断。在t1时刻，当所述PWM控制信号变为低电平控制所述第一晶体管Qs关断，此时所述主功率管的源极电压Vs升高到所述供电电容的两端电压VCC。在t0到t1过程中，所述供电电容由于给控制电路供电耗能，其两端电压VCC会略微下降，如图4C中电压VCC所示，因此，在t1时刻，所述供电电容的两端电压VCC小于所述参考电压值Vref，所述第一控制电路仍然控制使所述开关管Q2保持关断，这样，所述主功率管的栅源间的寄生电容Cgs不能产生放电回路，而由于所述主功率管的源极电压Vs升为VCC，因而栅极电压Vg升为2VCC，所述主功率管仍保持导通状态。由于主功率管保持导通，所述电感电流通过主功率管QM、馈流二极管D’对所述供电电容继续充电，直至所述两端电压VCC达到参考电压值Vref，如图4C中t1到t2时间内，当供电电容两端电压VCC到达所述参考电压值Vref时，所述第一比较器输出的比较信号变为高电平，通过所述触发电路控制所述开关管Q2导通，由于所述主功率管的栅极电压高于所述齐纳二极管DZ1的击穿电压，所述齐纳二极管DZ1被击穿，所述主功率管的栅源间的寄生电容Cgs通过齐纳二极管DZ1和所述开关管Q2放电，当其放电至所述主功率管的栅源极电压小于其导通阈值电压时，所述主功率管QM关断。直至下一周期，在t3时刻，所述PWM控制信号变为高电平状态控制所述第一晶体管Qs导通，所述源极驱动电路依照上述过程循环工作。
从上述过程可以看出，本实施例的所述延迟电路，其通过所述开关管Q2的延迟导通可以使得在所述第一晶体管QS关断后，所述主功率管QM并不随即关断，而是继续保持导通一段时间以维持供电电容继续充电，直至其充电到控制电路所需要的供电电压。
参考图5，所示为依据本发明的一种自供电的源极驱动电路的第四实施例的电路图；本实施例中的延迟电路包括齐纳二极管DZ1、开关管Q2和第一控制电路501，与实施例三连接均相同，在此不重复描述，所不同的是，本实施例中延迟电路还包括开关管Q3和电阻R2，所述电阻R2串接在所述主功率管QM的控制端和所述齐纳二极管DZ1的阴极之间；所述开关管Q3的第一功率端接所述电阻R2和所述主功率管QM的控制端的公共连接点，其第二功率端接在所述供电电容CH和所述馈流二极管D’的公共连接点，其控制端接所述电阻R2和所述齐纳二极管DZ1的公共连接点，其中，所述开关管Q3为P型晶体管，本实施例中以P型场效应晶体管为例进行说明。这里，所述开关管Q3的寄生二极管D2-1与实施例三中的二极管D1功能相同，可等同替代。
下面对照图5所示的具体电路图对本实施例的源极驱动电路的工作过程作进一步阐述：与实施例三同样的原理，所述延迟电路通过控制开关管Q2的延迟导通以控制所述主功率管在所述第一晶体管关断后延迟一段时间再关断，以使得所述供电电容CH充电时间和充电能量足够以达到所述控制电路的供电电压，其相同的工作过程在此不再重复。所不同的是，当所述供电电容CH充电达到参考电压值Vref，所述第一控制电路501控制开关管Q2导通，所述主功率管的栅源间的寄生电容Cgs通过所述电阻R2、齐纳二极管DZ1和所述开关管Q2形成放电回路，由于电阻R2有电流通过，所述开关管Q3的源栅极存在压差，当其源栅极电压差达到其导通阈值电压时，所述开关管Q3导通，这时，所述主功率管QM的栅源间的寄生电容Cgs主要通过开关管Q3、供电电容CH放电，直至所述主功率管的栅源极电压小于其导通阈值电压时，所述主功率管QM关断。
本实施例的延迟电路同样是通过控制在第一晶体管QS关断后所述主功率管延迟一段时间再关断以保证供电电容充电充分，不会产生供电不足使控制电路无法正常工作的情况。在本实施例中，所述主功率管的栅源间的寄生电容Cgs通过开关管Q2、供电电容CH进行放电一方面可以避免齐纳二极管DZ1流过大电流，另一方面可以将寄生电容Cgs放电到供电电容CH中，增加了供电的电量。
参考图6，所示为依据本发明的一种自供电的源极驱动电路的第五实施例的电路图；本实施例是将实施例二和实施例三相结合以进行优化配置，以达到最佳技术效果，如图6所示，所述延迟电路包括齐纳二极管DZ1、开关管Q2、二极管D1和第一控制电路601，上述电路与实施例三连接相同，此外，本实施例还包括实施例二中的开关管Q1和电阻R1，其连接与实施例二相同，均不重复阐述。
与实施例三同理，本实施例中的所述延迟电路通过控制开关管Q2的延迟导通以控制所述主功率管在所述第一晶体管关断后延迟一段时间再关断，以使得所述供电电容CH充电时间和充电能量足够以达到所述控制电路的供电电压，其相同的工作过程在此不再重复。所不同的是，在所述开关管Q2导通后，所述主功率管的栅源间的寄生电容Cgs通过所述电阻R1、齐纳二极管DZ1和所述开关管Q2形成放电回路，由于电阻R1有电流通过，所述开关管Q1的源栅极存在压差，当其源栅极电压差达到其导通阈值电压时，所述开关管Q1导通，这时，所述主功率管的栅源间的寄生电容Cgs通过开关管Q1放电，直至所述主功率管的栅源极电压小于其导通阈值电压时，所述主功率管QM关断。
可见，通过本实施例的优化配置，本实施例延迟电路通过开关管Q2控制主功率管延迟一段时间关断，以满足供电电容的充电要求，而主功率管的栅源间的寄生电容Cgs可通过开关管Q1直接放电，可避免齐纳二极管DZ1流过大电流。
参考图7，所示为依据本发明的一种自供电的源极驱动电路的第六实施例的电路图；本实施例中所述延迟电路包括二极管D2和电阻R3，所述二极管D2的阴极接所述主功率管QM的控制端，其阳极接在所述供电电容CH和所述馈流二极管D’的公共连接点；所述电阻R3与所述二极管D2并联连接。
下面对照图7阐述本实施例的源极驱动电路的工作过程：当所述PWM控制信号控制所述第一晶体管QS导通，所述主功率管QM的源极电压下降，而其栅极电压为VCC，当所述主功率管的栅源电压大于其导通阈值电压，所述主功率管QM导通。之后，当所述PWM控制信号控制所述第一晶体管QS关断，所述主功率管的源极电压开始上升，此时，所述主功率管的栅源间的寄生电容Cgs通过电阻R3放电，但由于电阻R3和栅源间的寄生电容构成一延迟电路，会延迟所述主功率管的栅源间的寄生电容Cgs放电速率，这样，主功率管的栅极电压下降地较慢，主功率管并不会立即关断，直至其栅源间的寄生电容放电至所述主功率管的栅源电压小于其导通阈值电压时，所述主功率管关断。
从上述过程可以看出，本实施例的延迟电路可根据供电电容的充电时间设置电阻R3的大小，以实现供电电容能充电到控制电路所需要的供电电压值，本实施例控制方案简单，成本低。
综上所述，依照本发明所公开的源极驱动电路控制使主功率管在第一晶体管导通时导通，而在第一晶体管关断一段时间后再关断，以使供电电容能充分充电以能满足控制电路供电的要求。本发明的源极驱动电路无需增加额外的电容，解决了控制电路供电不足的问题。
最后，本发明还提供了一种开关电源，包括功率级电路、控制电路和上述的源极驱动电路，所述源极驱动电路接收所述控制电路输出的PWM控制信号以对所述功率级电路中的主功率管进行驱动；其中，所述源极驱动电路中的供电电容为所述控制电路提供供电电压，且所述供电电容两端电压充电至一参考电压值，所述参考电压值为所述控制电路的期望供电电压。
需要说明的是，本发明提供的源极驱动电路能够满足对控制电路的供电要求，并且控制电路简单、效率高等有益效果，相应的，本发明提供的一种开关电源同样具有上述效果。
以上对依据本发明的源极驱动电路中的优选实施例的延迟电路进行了详尽描述，本领域普通技术人员据此可以推知其他技术或者结构以及电路布局、元件等均可应用于所述实施例。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种自供电的源极驱动电路，应用于开关电源中，所述开关电源包括有一功率级电路，所述源极驱动电路包括有一第一晶体管、馈流二极管和供电电容，其特征在于，所述源极驱动电路还包括一延迟电路，
所述第一晶体管由一PWM控制信号控制其开关状态；
所述馈流二极管的阳极连接至所述第一晶体管和所述主功率管的公共连接点，阴极连接至所述供电电容的一端；
所述供电电容的另一端连接至地；
所述延迟电路分别连接至所述主功率管的控制端和所述供电电容和所述馈流二极管的公共连接点；当所述第一晶体管导通时，所述功率级电路中的主功率管的源极电压下降，当其栅源电压到达其导通阈值电压时，所述主功率管导通；
当所述第一晶体管关断时，所述延迟电路控制所述主功率管延迟关断，以使所述供电电容充电时间足够，其两端电压能够上升为一参考电压值。
2.根据权利要求1所述的源极驱动电路，其特征在于，所述延迟电路包括第一二极管；所述第一二极管的阴极连接至所述主功率管的控制端，阳极连接在所述供电电容和所述馈流二极管的公共连接点。
3.根据权利要求2所述的源极驱动电路，其特征在于，所述延迟电路还包括第一齐纳二极管，所述第一齐纳二极管的阴极连接到所述主功率管的控制端，其阳极接地。
4.根据权利要求3所述的源极驱动电路，其特征在于，所述第一齐纳二极管的击穿电压为所述参考电压值与所述主功率管的导通阈值电压之和。
5.根据权利要求4所述的源极驱动电路，其特征在于，所述延迟电路还包括第一开关管和第一电阻，
所述第一电阻串接在所述第一齐纳二极管的阴极和所述主功率管的控制端之间；
所述第一开关管的第一功率端连接至所述第一电阻和所述主功率管的控制端的公共连接点，其第二功率端接地，其控制端连接至所述第一电阻和所述第一齐纳二极管的公共连接点；其中，所述第一开关管为P型晶体管。
6.根据权利要求2所述的源极驱动电路，其特征在于，所述延迟电路还包括第二开关管和第二齐纳二极管；
所述第二齐纳二极管的阴极连接至所述主功率管的控制端；
所述第二开关管的第一功率端连接至所述第一齐纳二极管的阳极，其第二功率端连接至地；
所述第二齐纳二极管的击穿电压为所述参考电压值；
所述第二开关管在所述第一晶体管关断之前的任意一时刻关断，在所述供电电容充电至所述控制电路的期望供电电压时导通。
7.根据权利要求6所述的源极驱动电路，其特征在于，所述延迟电路还包括第三开关管和第二电阻，
所述第二电阻串接在所述第二齐纳二极管的阴极和所述主功率管的控制端之间；
所述第三开关管的第一功率端接所述第二电阻和所述主功率管的控制端的公共连接点，其第二功率端接在所述供电电容和所述馈流二极管的公共连接点；其控制端接所述第二电阻和所述第二齐纳二极管的公共连接点；其中，所述第三开关管为P型晶体管。
8.根据权利要求6所述的源极驱动电路，其特征在于，所述延迟电路还包括第四开关管和第三电阻；
所述第三电阻串接在所述第二齐纳二极管的阴极和所述主功率管的控制端之间；
所述第四开关管的的第一功率端连接至所述第四电阻和所述主功率管的控制端的公共连接点，其第二功率端接地，其控制端连接至所述第四电阻和所述第二齐纳二极管的公共连接点；其中，所述第四开关管为P型晶体管。
9.根据权利要求2所述的源极驱动电路，其特征在于，所述延迟电路包第四电阻，
所述第四电阻与所述第一二极管并联连接。
10.一种开关电源，其特征在于，包括功率级电路、控制电路和权利要求1-9任一项所述的源极驱动电路，
所述源极驱动电路接收所述控制电路输出的PWM控制信号以对所述功率级电路中的主功率管进行驱动；
其中，所述源极驱动电路中的供电电容为所述控制电路提供供电电压，且所述供电电容两端电压充电至一参考电压值，所述参考电压值为所述控制电路的期望供电电压。
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