CN104681537A - 三维堆叠封装芯片中的变压器及其制备方法 - Google Patents
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Abstract
本发明揭示了一种三维堆叠封装芯片中的变压器，包括：第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。本发明同时提高一种上述电感线圈的制备方法。在上述电感线圈中，能够在不影响电感线圈的自电感的前提下，增加变压器的共振频率。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种三维堆叠封装芯片中的变压器及其制备方法。
背景技术
变压器可以通过电磁耦合(electromagnetic coupling)以从一个电感线圈传送能量至另一个电感线圈。近年来，将变压器并入集成电路(integrated circuit)已成需要。例如，在互补式金氧半导体(complementary metal-oxide semiconductor，CMOS)集成电路中，将两个电感线圈层叠于后段制程中的不同互连层中，以充分利用两个电感线圈之间横向以及纵向的电磁耦合。
在现有技术的变压器中，两个层叠的电感线圈位于同一个芯片中，芯片中具有多层层叠的互连层，其中，一个电感线圈位于另一个电感线圈的上一层互连层。由于两个线圈相对较近，两个线圈之间的电容值较大，使得该变压器的共振频率较低。如果拉大两个线圈的距离，下方电感又太接近衬底出现此一电感线圈的自电感(self-inductor)较低的问题。
发明内容
本发明的目的在于，提供一种三维堆叠封装芯片中的变压器，能够在不影响电感线圈的自电感的前提下，增加变压器的共振频率。
为解决上述技术问题，本发明提供一种三维堆叠封装芯片中的变压器，包括：
第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一晶圆与所述第二晶圆之间设置有一氧化层。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述氧化层的厚度为0.5μm～5μm。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一电感线圈的中心点与所述第二电感线圈的中心点有一偏移距离。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一电介质层包括n层互连层，所述第一电感线圈位于第n层互连层，n为大于等于2的正整数。
进一步的，在所述三维堆叠封装芯片中的变压器中，第n-1层互连层内还设置有一第一通电结构，所述第一通电结构与所述第一电感线圈通过第一连接塞连接。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一通电结构的图形所述第一电感线圈的图形相同。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第二电介质层包括j层互连层，所述第二电感线圈位于第j层互连层，j为大于等于2的正整数。
进一步的，在所述三维堆叠封装芯片中的变压器中，第j-1层互连层内还设置有一第二通电结构，所述第二通电结构与所述第二电感线圈通过第二连接塞连接。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第二通电结构的图形所述第二电感线圈的图形相同。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一衬底背离所述第一电介质层的一侧设置有一保护层。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一电介质层和第二电介质层的材料均为氧化物。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第一衬底的厚度为2μm～5μm。
进一步的，在所述三维堆叠封装芯片中的变压器中，所述第二衬底的厚度为500μm～800μm。
根据本发明的另一面，还提供一种三维堆叠封装芯片中的变压器的制备方法，包括：
提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
提供一第二晶圆，所述第二晶圆包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
进一步的，在所述三维堆叠封装芯片中的变压器的制备方法中，所述的三维堆叠封装芯片中的变压器的制备方法还包括：
在所述第一晶圆与所述第二晶圆之间制备一氧化层。
进一步的，在所述三维堆叠封装芯片中的变压器的制备方法中，所述的三维堆叠封装芯片中的变压器的制备方法还包括：
在所述第一衬底背离所述第一电介质层的一侧制备一保护层。
进一步的，在所述三维堆叠封装芯片中的变压器的制备方法中，在所述第一衬底背离所述第一电介质层的一侧制备一保护层，对所述第一衬底背离所述第一电介质层的一侧进行减薄。
与现有技术相比，本发明提供的三维堆叠封装芯片中的变压器具有以下优点：
1.在本发明提供的三维堆叠封装芯片中的变压器中，所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，使得所述第一电感线圈与所述第二电感线圈相对设置，从而形成变压器，由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，所以可以增加所述第一电感线圈与所述第二电感线圈之间的距离，以增加所述变压器的共振频率；同时，由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，可以使得所述第一电感线圈远离所述第一衬底，并使得所述第二电感线圈远离所述第二衬底，不影响所述第一电感线圈和所述第二电感线圈的自电感。
2.在本发明提供的三维堆叠封装芯片中的变压器中，所述第一晶圆与所述第二晶圆之间设置有一氧化层，从而可以方便地调节所述第一电感线圈与所述第二电感线圈之间的距离。
附图说明
图1为本发明一实施例中三维堆叠封装芯片中的变压器的制备方法的流程图；
图2-图8为本发明一实施例的三维堆叠封装芯片中的变压器的在制备过程中的芯片的剖面示意图；
图9为本发明一实施例的第一电感线圈和第二电感线圈在省略第一衬底、第一电介质层、第二衬底、第二电介质层时的俯视图。
具体实施方式
发明人对现有技术的变压器研究发现，当在同一个芯片层叠两个电感线圈时，由于多层互连层之间的距离有限，使得变压器的共振频率较低。为了增加两个电感线圈之间的距离，往往将一个电感线圈设置于较上层的互连层中，另一个电感线圈由于位于较下层的互连层中，使得另一个电感线圈距该芯片的衬底比较近，衬底降低了另一个电感线圈的自电感(self-inductor)，从而影响了所述变压器的性能。
发明人对现有技术深入研究发现，如果将这两个电感线圈设置在两个不同的芯片中，则可以增加两个电感线圈之间的距离，减少之间的电容，而不必过多横向offset(偏移)两电感线圈，并且可以使得两个电感线圈均远离衬底，避免衬底对自电感的影响。
根据上述研究，发明人提出本发明，本发明的核心思想在于，提供一种三维堆叠封装芯片中的变压器，包括：第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，所以可以增加所述第一电感线圈与所述第二电感线圈之间的距离，以增加所述变压器的共振频率；同时，由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，可以使得所述第一电感线圈远离所述第一衬底，并使得所述第二电感线圈远离所述第二衬底，不影响所述第一电感线圈和所述第二电感线圈的自电感。
根据本发明的核心思想，还提供一种制备方法，如图1所示，包括：
步骤S11：提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
步骤S12：提供一第二晶圆，所述第二晶圆包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
步骤S13：将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
下面将结合示意图对本发明的三维堆叠封装芯片中的变压器的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下，请参阅图1-图9具体说明本发明的三维堆叠封装芯片中的变压器及其制备方法，其中，图1为本发明一实施例中三维堆叠封装芯片中的变压器的制备方法的流程图；图2-图8为本发明一实施例的三维堆叠封装芯片中的变压器的在制备过程中的芯片的剖面示意图；图9为本发明一实施例的第一电感线圈和第二电感线圈在省略第一衬底、第一电介质层、第二衬底、第二电介质层时的俯视图。
首先，如图2所示，进行步骤S11，提供一第一晶圆100，所述第一晶圆100包括第一衬底110以及位于所述第一衬底110一侧的第一电介质层120。所述第一衬底110的厚度一般较厚，约为500μm～800μm，例如500μm、600μm、700μm等等，所述第一电介质层120的材料一般为氧化物。所述第一电介质层内形成有一第一电感线圈121，其中，所述第一晶圆100采用集成电路(integrated circuit)的工艺形成，所述第一电介质层120和第一电感线圈121通过BEOL(后段制程)的互连工艺形成，具体的互连工艺为本领域的普通技术人员可以理解的，在此不作赘述。在本实施例中，所述第一电介质层120包括n层互连层，所述第一电感线圈121位于第n层互连层Mn(又称顶层互连层，top metal)内，其中，n为大于2的正整数，在本发明的其它实施例中，所述第一电感线圈121还可以位于其它互连层中。
较佳的，第n-1层互连层(Mn-1)内还设置有一第一通电结构123，所述第一通电结构123用于将所述第一电感线圈121电性引出，所述第一通电结构123与所述第一电感线圈121通过第一连接塞124连接。在本实施例中，所述通电结构123的图形与所述电感线圈121的图形相同，即所述通电结构123的掩膜图形与所述电感线圈121的掩膜图形相同，用所述第一连接塞124把所述电感线圈121与通电结构123并联起来，有利于增加电感线圈的有效厚度，提高电感线圈的Q值。
此外，所述第一晶圆100还包括SoC芯片等，以将逻辑电路、分析电路、射频电路、传感器等器件，此为本领域的普通技术人员可以理解的，在图2中为具体示出。在图2中，所述第一晶圆100包括一金属结构125，用于连接垫片。
然后，如图3所示，进行步骤S12，提供一第二晶圆200，所述第二晶圆200包括第二衬底210以及位于所述第二衬底210一侧的第二电介质层220。所述第二衬底210的厚度一般较厚，约为500μm～800μm，例如500μm、600μm、700μm等等，所述第二电介质层220的材料一般为氧化物。此外，所述第二晶圆200还包括SoC芯片等，以将逻辑电路、分析电路、射频电路、传感器等器件，此为本领域的普通技术人员可以理解的，在图3中为具体示出。
所述第二电介质层220内形成有一第二电感线圈221，其中，所述第二晶圆200采用集成电路(integrated circuit)的工艺形成，所述第二电介质层220和第二电感线圈221通过BEOL(后段制程)的互连工艺形成，具体的互连工艺为本领域的普通技术人员可以理解的，在此不作赘述。在本实施例中，所述第二电介质层220包括j层互连层，所述第二电感线圈221位于第j层互连层(又称顶层互连层，top metal)内，其中，j为大于2的正整数，在本发明的其它实施例中，所述第二电感线圈221还可以位于其它互连层中。
较佳的，第j-1层互连层(Mj-1)内还设置有一第二通电结构223，所述第二通电结构223用于将所述第二电感线圈221电性引出，所述第二通电结构223与所述第二电感线圈221通过第二连接塞224连接。在本实施例中，所述第二通电结构223的图形与所述第二电感线圈221的图形相同，即所述第二通电结构223的掩膜图形与所述第二电感线圈221的掩膜图形相同，用所述第一连接塞124把所述第二电感线圈221与所述第二通电结构223并联起来，有利于增加电感线圈的有效厚度，提高电感线圈的Q值。
接着，如图4所示，进行步骤S13，将所述第一晶圆100与所述第二晶圆200键合在一起，所述第一电介质层120背离所述第一衬底110的一侧与所述第二电介质层220背离所述第二衬底210的一侧相键合，所述第一电感线圈121与所述第二电感线圈221相对设置。较佳的，在所述第一晶圆100与所述第二晶圆200之间制备一氧化层300，所述第一晶圆100与所述第二晶圆200通过所述氧化层300键合在一起，优选的，所述氧化层300的厚度为0.5μm～5μm，例如，1μm、2μm、3μm、4μm等等，可以通过改变所述氧化层300的厚度，调节所述第一电感线圈121与所述第二电感线圈221之间的距离，以调节所述第一电感线圈121与所述第二电感线圈221的纵向电磁耦合。
为了提高变压器的性能，所述第一电感线圈121和所述第二电感线圈221之间的耦合电容需要降低。较佳的，如图9所示，所述第一电感线圈121的中心点(线圈的环绕中心)标记为A，所述第二电感线圈221的中心点标记为B，所述中心点A和中心点B具有一偏移(off-set)距离D。所述偏移距离D可以为1μm～5μm，以降低所述第一电感线圈121与所述第二电感线圈221的耦合电容。由于本实施例中所述第一电感线圈121和所述第二电感线圈221之间的纵向距离增大，所以，所述偏移距离比现有技术中的off-set小。通过调节纵向距离和偏移距离D，提高变压器的性能。其中，图4为图9沿CC’线的剖面图。
此外，所述第一电感线圈121的大小可以和所述第二电感线圈221的大小相同，也可以所述第一电感线圈121的大小可以和所述第二电感线圈221的大小不相同。
然后，如图5所示，对所述第一衬底110背离所述第一电介质层120的一侧进行减薄，将所述第一衬底110减薄至2μm～5μm的厚度，例如3μm、4μm等等。其中可以采用化学机械研磨及湿法刻蚀的方法对所述第一衬底110进行减薄。
随后，如图6所示，在减薄后的所述第一衬底110背离所述第一电介质层120的一侧制备一保护层130，所述保护层130的材料可以为氧化物或氮化物等。
接着，如图7所示，可以所述第一衬底110背离所述第一电介质层120的一侧制备一开孔111，用于器件结构的电性引出。
在本实施例中，还可以制备垫片等结构，如图7所示，在制备所述开孔111的同时，在所述第一衬底110背离所述第一电介质层120的一侧制备另一开槽112，所述开槽112暴露出所述第一电介质层120，所述开槽112正对所述金属结构125，一用于制备垫片(pad)。
最后，如图8所示，在最终形成的三维堆叠封装芯片的器件结构中，所述第一晶圆100与所述第二晶圆200键合在一起，所述第一衬底110背离所述第一电介质层120的一侧设置有所述开孔111，所述开孔111至少完全暴露出正对所述电感线圈121的所述第一电介质层120，以防止漏电。从而，在不改变所述电感线圈121的频率的前提下，提高了所述电感线圈121在整个器件中的Q值；所述第一晶圆100与所述第二晶圆2000键合在一起，所述第二晶圆200的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片在制备的过程中，避免对所述第一晶圆100进行过多的刻蚀等工艺，可以降低成本。
在三维堆叠封装芯片中，所述开槽112内设置有一垫片310，所述垫片310填充连接孔311与所述金属结构125连接，用于向所述第一晶圆100中的各种器件通电。
在最终形成的芯片结构中，所述第一电感线圈121与所述第二电感线圈221相对设置，从而形成变压器，由于所述第一电感线圈121和所述第二电感线圈221在两个不同的晶圆中，所以可以增加所述第一电感线圈121与所述第二电感线圈221之间的纵向(两个晶圆的层叠方向)距离，以增加所述变压器的共振频率；同时，由于所述第一电感线圈121和所述第二电感线圈221在两个不同的晶圆中，可以使得所述第一电感线圈121远离所述第一衬底110，并使得所述第二电感线圈221远离所述第二衬底210，不影响所述第一电感线圈121和所述第二电感线圈221的自电感。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (18)
1.一种三维堆叠封装芯片中的变压器，包括：
第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
2.如权利要求1所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一晶圆与所述第二晶圆之间设置有一氧化层。
3.如权利要求2所述的三维堆叠封装芯片中的变压器，其特征在于，所述氧化层的厚度为0.5μm～5μm。
4.如权利要求1-3中任意一项所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一电感线圈的中心点与所述第二电感线圈的中心点有一偏移距离。
5.如权利要求1-3中任意一项所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一电介质层包括n层互连层，所述第一电感线圈位于第n层互连层，n为大于等于2的正整数。
6.如权利要求5所述的三维堆叠封装芯片中的变压器，其特征在于，第n-1层互连层内还设置有一第一通电结构，所述第一通电结构与所述第一电感线圈通过第一连接塞连接。
7.如权利要求6所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一通电结构的图形所述第一电感线圈的图形相同。
8.如权利要求1-3中任意一项所述的三维堆叠封装芯片中的变压器，其特征在于，所述第二电介质层包括j层互连层，所述第二电感线圈位于第j层互连层，j为大于等于2的正整数。
9.如权利要求8所述的三维堆叠封装芯片中的变压器，其特征在于，第j-1层互连层内还设置有一第二通电结构，所述第二通电结构与所述第二电感线圈通过第二连接塞连接。
10.如权利要求9所述的三维堆叠封装芯片中的变压器，其特征在于，所述第二通电结构的图形所述第二电感线圈的图形相同。
11.如权利要求1-3中任意一项所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一衬底背离所述第一电介质层的一侧设置有一保护层。
12.如权利要求1所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一电介质层和第二电介质层的材料均为氧化物。
13.如权利要求1所述的三维堆叠封装芯片中的变压器，其特征在于，所述第一衬底的厚度为2μm～5μm。
14.如权利要求1所述的三维堆叠封装芯片中的变压器，其特征在于，所述第二衬底的厚度为500μm～800μm。
15.一种三维堆叠封装芯片中的变压器的制备方法，包括：
提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
提供一第二晶圆，所述第二晶圆包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
16.如权利要求15所述的三维堆叠封装芯片中的变压器的制备方法，其特征在于，所述的三维堆叠封装芯片中的变压器的制备方法还包括：
在所述第一晶圆与所述第二晶圆之间制备一氧化层。
17.如权利要求15所述的三维堆叠封装芯片中的变压器的制备方法，其特征在于，所述的三维堆叠封装芯片中的变压器的制备方法还包括：
在所述第一衬底背离所述第一电介质层的一侧制备一保护层。
18.如权利要求15所述的三维堆叠封装芯片中的变压器的制备方法，其特征在于，在所述第一衬底背离所述第一电介质层的一侧制备一保护层，对所述第一衬底背离所述第一电介质层的一侧进行减薄。
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