CN104681422A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述第一区域表面具有第一伪栅极结构，所述第一伪栅极结构包括位于衬底表面的第一伪栅极层，所述衬底表面具有介质层，所述介质层的表面与第一伪栅极结构的表面齐平；在所述第二区域的介质层内形成第一开口；在形成第一开口之后，去除所述第一伪栅极层，在所述介质层内形成第二开口；在所述第一开口和第二开口内形成导电层，其中，第一开口内的导电层形成器件结构，第二开口内的导电层形成第一栅极。所述形成半导体器件的方法简单。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅（HKMG，High K Metal Gate）晶体管。所述高K金属栅晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够在缩小晶体管尺寸的同时，减小漏电流的产生，并提高晶体管的性能。
此外，随着集成电路制造技术的发展，促使集成电路中其它的半导体器件尺寸也不断地缩小，致使以多晶硅为材料的半导体器件已无法满足日益发展的技术需求。为了克服因半导体器件的尺寸缩小所带来电阻过大、漏电流变大或重叠电容增大等问题，以金属为材料的半导体器件也相应地得到发展，以及以金属为材料的熔丝结构和电阻器件。
以熔丝结构为例，熔丝用于连接集成电路中的冗余电路，当检测发现电路具有缺陷时，这些可熔断的连接线可用于修复或取代有缺陷的电路；此外，熔丝还能够提供程序化的功能，即先将电路、器件阵列以及程序化电路在芯片上加工好，再由外部进行数据输入，通过程序化电路熔断熔丝以完成电路的设计；例如，在可编程只读存储器（Programmable Read Only Memory，PROM）中，通过熔断熔丝产生断路，即为状态“1”，而未断开的熔丝保持连接状态，即为状态“0”。常见的熔丝结构包括阴极和阳极、以及位于所述阴极和阳极之间的熔断区；当需要所述熔丝结构断路时，通过在所述阴极和阳极施加高压脉冲使所述熔丝结构内产生高热，从而将熔断区熔断。
然而，形成高K金属栅晶体管的工艺难以与其他半导体器件的形成工艺集成，致使半导体器件的形成工艺复杂，使生产成本提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，使高K金属栅晶体管的形成工艺能够与器件结构的形成工艺集成，以简化工艺，降低生产成本。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述第一区域表面具有第一伪栅极结构，所述第一伪栅极结构包括位于衬底表面的第一伪栅极层，所述衬底表面具有介质层，所述介质层的表面与第一伪栅极结构的表面齐平；在所述第二区域的介质层内形成第一开口；在形成第一开口之后，去除所述第一伪栅极层，在所述介质层内形成第二开口；在所述第一开口和第二开口内形成导电层，其中，第一开口内的导电层形成器件结构，第二开口内的导电层形成第一栅极。
可选的，所述器件结构为熔丝结构或电阻结构，所述导电层的材料包括钨或铝。
可选的，所述第二开口的形成工艺包括：在介质层表面、以及第一开口的侧壁和底部表面形成掩膜层，所述掩膜层暴露出所述第一伪栅极层表面；以所述掩膜层为掩膜，刻蚀去除所述第一伪栅极层，在介质层内形成第二开口。
可选的，所述掩膜层的材料为钛、氮化钛、钽和氮化钽中的一种或多种组合。
可选的，所述器件结构和第一栅极的形成工艺包括：在所述掩膜层表面、第一开口和第二开口内形成导电层；抛光所述导电层和掩膜层，直至暴露出介质层为止，在第二开口内形成第一栅极，在第一开口内形成器件结构。
可选的，所述器件结构包括掩膜层和导电层。
可选的，所述第二区域的衬底内具有第二隔离结构，所述第一开口的位置与所述第二隔离结构对应。
可选的，所述第一伪栅极结构两侧的衬底内分别具有第一源区和第一漏区。
可选的，所述第一源区和第一漏区内掺杂有P型离子，所述第一栅极用于构成PMOS晶体管。
可选的，在所述第一伪栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子，形成第一源区和第一漏区。
可选的，所述第一源区和第一漏区内掺杂有N型离子，所述第一栅极用于构成NMOS晶体管。
可选的，所述第一区域的衬底表面还具有第二伪栅极结构，所述第二伪栅极结构包括位于衬底表面的第二伪栅极层，所述第二伪栅极结构两侧的衬底内分别具有第二源区和第二漏区，采用第二伪栅极结构形成的晶体管与采用第一伪栅极结构形成的晶体管类型相反。
可选的，在形成第一开口之前，去除所述第二伪栅极层，在所述介质层内形成第三开口；在所述第三开口内形成第二栅极。
可选的，相邻第二伪栅极结构和第一伪栅极结构之间的衬底内具有第一隔离结构进行隔离。
可选的，所述第二源区和第二漏区的导电类型为P型时，在所述第二伪栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子，形成第二源区和第二漏区。
可选的，所述第一伪栅极结构还包括位于衬底表面的第一栅介质层，所述第一伪栅极层位于所述第一栅介质层表面，所述第一栅介质层的材料为高K材料；所述第二伪栅极结构还包括位于衬底表面的第二栅介质层，所述第二伪栅极层位于所述第二栅介质层表面，所述第二栅介质层的材料为高K材料。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明的半导体器件的形成方法中，在去除第一伪栅极层之前，在第二区域的介质层内形成第一开口，所述第一开口用于形成器件结构。在去除第一伪栅极层之后，能够在所述介质层内形成第二开口，即所述第一区域的介质层内具有第二开口，而第二区域的介质层内具有第一开口，所述第二开口用于形成晶体管的第一栅极。之后，能够在所述第一开口和第二开口内同时形成导电层；其中，位于第一开口内的导电层作为晶体管的第一栅极，而位于第二开口内的导电层作为器件结构，例如熔丝结构或电阻结构。因此，在形成晶体管的过程中，能够同时形成所述器件结构，使得半导体器件的形成工艺被简化，能够减少工艺时间、节省成本。
附图说明
图1至图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，形成高K金属栅晶体管的工艺难以与其他半导体器件的形成工艺集成，致使半导体器件的形成工艺复杂，使生产成本提高。
经过研究发现，在现有的高K金属栅晶体管的形成过程中，常采用后栅工艺（Gate Last）。具体的，所述高K金属栅晶体管的形成过程包括：在衬底表面形成伪栅极结构，所述伪栅极结构包括：位于衬底表面的高K介质层、位于高K介质层表面的多晶硅伪栅，所述衬底表面具有与伪栅极结构表面齐平的介质层；在所述伪栅极结构两侧的衬底内形成源区和漏区之后，再以金属栅替代所述多晶硅伪栅，以形成高K金属栅极结构。
若集成电路中，还需要形成金属熔丝结构，则需要在形成所述金属栅之后，在所述介质层表面形成额外的金属层，在所述金属层表面形成图形化的光刻胶层，所述光刻胶层定义了熔丝结构的图形，之后，以所述光刻胶层为掩膜刻蚀所述金属层，以形成金属熔丝结构。相应的，其他以金属为材料的器件也需要在形成金属栅之后，通过形成额外的金属层，再以光刻和刻蚀工艺来形成器件结构，例如形成金属电阻器。
经过进一步研究，本发明提出一种半导体器件的形成方法。其中，在去除第一伪栅极层之前，在第二区域的介质层内形成第一开口，所述第一开口用于形成器件结构。在去除第一伪栅极层之后，能够在所述介质层内形成第二开口，即所述第一区域的介质层内具有第二开口，而第二区域的介质层内具有第一开口，所述第二开口用于形成晶体管的第一栅极。之后，能够在所述第一开口和第二开口内同时形成导电层；其中，位于第一开口内的导电层作为晶体管的第一栅极，而位于第二开口内的导电层作为器件结构，例如熔丝结构或电阻结构。因此，在形成晶体管的过程中，能够同时形成所述器件结构，使得半导体器件的形成工艺被简化，能够减少工艺时间、节省成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。
请参考图1，提供衬底200，所述衬底200包括第一区域210和第二区域220，所述第一区域210表面具有第一伪栅极结构201和第二伪栅极结构202，所述第一伪栅极结构201包括位于衬底200表面的第一伪栅极层201a，所述第二伪栅极结构202包括位于衬底200表面的第二伪栅极层202a，所述衬底200表面具有介质层203，所述介质层203的表面与第一伪栅极结构201和第二伪栅极结构202的表面齐平。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。所述第一区域210用于形成晶体管，所述第二区域220用于形成器件结构，本实施例中，所述器件结构为熔丝结构或电阻结构。需要说明的是，所述第一区域210所形成的晶体管为高K金属栅晶体管，因此形成所述晶体管的工艺为后栅工艺。
所述第一伪栅极结构201用于形成PMOS晶体管或NMOS晶体管。所述第一伪栅极结构201包括：位于衬底200表面的第一栅介质层（未标示）、位于第一栅介质层表面的第一伪栅极层201a、以及位于第一栅介质层和第一伪栅极层201a两侧衬底200表面的第一侧墙201b；其中，所述第一伪栅极层201a的材料为多晶硅；所述第一侧墙201b的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第一栅介质层的材料为高K材料，所述高K材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝，所述高K材料能够在减薄栅介质层厚度的同时，提高隔离效果，适用于小尺寸的晶体管制造。后续需要去除所述第一伪栅极层201a，并在所述第一伪栅极层201a的位置形成金属栅。
所述第一伪栅极结构201两侧的衬底200内分别具有第一源区和第一漏区（未标示）；当所述第一伪栅极结构201用于形成PMOS晶体管时，在所述第一源区和第一漏区内掺杂P型离子；当所述第一伪栅极201用于形成NMOS晶体管时，在所述第一源区和第一漏区内掺杂N型离子。
在一实施例中，所述第一伪栅极结构用于形成PMOS晶体管，由于PMOS晶体管中的载流子为空穴，而空穴的迁移率较低，为了增强PMOS晶体管中的电迁移效率，在所述第一伪栅极结构两侧的衬底内形成应力层。所述应力层能够向第一源区和第一漏区之间的沟道区内施加应力，以此增强空穴的迁移能力。当所述衬底的材料为硅时，所述应力层的材料为硅锗，所述应力能够向沟道区施加压应力。所述应力层的形成工艺包括：以第一伪栅极结构为掩膜，在衬底内形成开口，所述开口的侧壁向第一伪栅极结构底部延伸，使所述开口的侧壁相对于衬底表面呈“Σ”形；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子，形成第一源区和第一漏区。
此外，所述衬底200的第一区域210表面还具有第二伪栅极结构202，所述第二伪栅极结构202包括：位于衬底200表面的第二栅介质层（未标示）、位于第二栅介质层表面的第二伪栅极层202a、以及位于第二栅介质层和第二伪栅极层202a两侧衬底200表面的第二侧墙202b；其中，所述第一伪栅极层202a的材料为多晶硅；所述第二栅介质层的材料为高K材料；所述第二侧墙202b的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述第二伪栅极结构202两侧的衬底200内分别具有第二源区和第二漏区，且所述第二源区和第二漏区内掺杂的离子类型与第一源区和第一漏区相反，则以第二伪栅极结构202形成的晶体管类型与采用第一伪栅极结构201所形成的晶体管类型相反。后续需要去除所述第二伪栅极层202a，并在所述第二伪栅极层202a的位置形成金属栅。
在本实施例中，所述第一区域210的衬底200表面具有第一伪栅极结构201和第二伪栅极结构202；其中，所述第一伪栅极结构201用于形成NMOS晶体管，所述第二伪栅极结构202用于形成PMOS晶体管，从而能够在所述第一区域210形成CMOS晶体管。所述第一源区和第一漏区内掺杂有N型离子，所述第二源区和第二漏区内掺杂有P型离子。需要说明的是，相邻第二伪栅极结构202和第一伪栅极结构201之间的衬底200内具有第一隔离结构204，所述第二隔离结构206的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第一隔离结构204用于隔离后续所形成的PMOS晶体管和NMOS晶体管。
本实施例中，由于所述第二伪栅极结构202用于形成PMOS晶体管，为了增强所述PMOS晶体管的性能，在所述第二伪栅极结构202两侧的衬底200内形成应力层205，所述应力层205的材料为硅锗，在所述应力层205内掺杂P型离子，形成第二源区和第二漏区。
本实施例中，所述第二区域220的衬底200内具有第二隔离结构206，后续所形成的器件结构的位置与所述第二隔离结构206对应，以增强所述器件结构能够与衬底200之间的电隔离性能。所述第二隔离结构206的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第二隔离结构206能够与第一隔离结构204同时形成。
在所述衬底200表面形成第一伪栅极结构201和第二伪栅极结构202、并且形成了第一源区、第一漏区、第二源区和第二漏区之后，在衬底200表面形成介质层203。所述介质层203用于电隔离由第一伪栅极结构201和第二伪栅极结构202形成的晶体管，并且能够保存第一伪栅极层201a和第二伪栅极层202a的结构和位置。所述介质层203的材料为氧化硅、氮化硅或氮氧化硅，形成工艺包括：以沉积工艺在衬底200、第一伪栅极结构201和第二伪栅极结构202表面形成介质膜；对所述介质膜进行抛光工艺直至暴露出第一伪栅极结构201和第二伪栅极结构202的顶部表面。
请参考图2，去除所述第二伪栅极层202a（如图1所示），在所述介质层内203形成第三开口；在所述第三开口内形成第二栅极207。
对于高K金属栅晶体管来说，在去除伪栅极层之后，形成金属栅之前，还能够在高K栅介质层表面形成功函数层，且PMOS晶体管和NMOS晶体管中的功函数层或金属栅的材料不同，从而能够对PMOS晶体管和NMOS晶体管的阈值电压进行调节，以增强PMOS晶体管和NMOS晶体管的性能。
在本实施例中，所述第一伪栅极结构201用于形成NMOS晶体管，所述第二伪栅极结构202用于形成PMOS晶体管。为了使所形成的PMOS晶体管和NMOS晶体管中具有不同材料的功函数层或金属栅，首先去除第二伪栅极层202a，并在介质层203内形成第三开口。
所述第三开口用于形成第二栅极207，所述第二栅极207即所需形成的PMOS晶体管的金属栅。后续在形成第二栅极207之后，再去除第一伪栅极层201a，并在第一伪栅极层201a的位置形成第一栅极，且所述第一栅极的材料能够与第二栅极207的材料不同。
所述第三开口的形成工艺包括：采用光刻工艺在介质层203和第一伪栅极结构201表面形成第一光刻胶层，所述第一光刻胶层暴露出所述第二伪栅极层202a的对应位置；以所述第一光刻胶层为掩膜，刻蚀所述第二伪栅极层202a，直至暴露出第二栅介质层为止，形成第三开口。其中，在形成所述第一光刻胶层之前，在介质层203和第一伪栅极结构201表面形成第一掩膜层，以第一光刻胶层刻蚀所述第一掩膜层直至暴露出第二伪栅极层202a的表面，再以所述第一掩膜层为掩膜，去除所述第二伪栅极层202a。去除所述第二伪栅极层202a的工艺为干法刻蚀工艺或湿法刻蚀工艺，由于第二伪栅极层202a的材料为多晶硅，是第二伪栅极层202a与第二侧墙202b或第二栅介质层之间具有刻蚀选择性，在去除所述第二伪栅极层202a时，对第二侧墙202b或第二栅介质层的损伤较小。
所述第二栅极207的材料为金属，所述金属为钨或铝；所述第二栅极207的形成工艺包括：在所述介质层203表面、第一伪栅极结构201表面、以及第三开口内形成填充满所述第三开口的第二栅极膜；对所述第二栅极膜进行抛光工艺，直至暴露出介质层203和第一伪栅极结构201表面为止。此外，在形成所述第二栅极膜之前，还能够在所述介质层203和第一伪栅极结构201表面、以及第三开口的侧壁和底部表面形成第二功函数膜，所述抛光工艺还对所述第二功函数膜进行抛光，直至暴露出介质层203和第一伪栅极结构201表面为止。所述第二栅极膜或所述第二功函数膜的形成工艺为物理气相沉积工艺或化学气相沉积工艺。
请参考图3，在形成第二栅极207之后，在所述第二区域220的介质层内203形成第一开口208。
所述第一开口208用于形成器件结构，本实施例中，所述器件结构的材料为金属。由于所述第一开口208在后续形成第一栅极之前形成，而所述第一栅极的材料也为金属，因后续能够在形成的第一栅极的同时，在所述第一开口208内形成器件结构，从而使所述器件结构的形成工艺能够与高K金属栅晶体管的形成工艺集成，使工艺过程得到简化。
所述第一开口208的位置与第二隔离结构206对应，使后续形成的器件结构与所述第二隔离结构206重叠，从而能够增强器件结构与衬底200之间的电隔离能力，并且减小器件结构与衬底200之间的重叠电容，使器件结构的性能稳定。
所述第一开口208的形成工艺包括：采用光刻工艺在介质层203、第一伪栅极结构201和第二栅极207表面形成第二光刻胶层，所述第二光刻胶层暴露出需要形成第一开口208的介质层203表面；以所述第二光刻胶层为掩膜，采用各向异性的干法刻蚀工艺对所述介质层203进行刻蚀，在所述介质层203内形成第一开口208；在形成第一开口208之后，去除所述第二光刻胶层。所述第一开口208的底部能够暴露出第二隔离结构206，或者所述第一开口208的底部为介质层203。
请参考图4，在介质层203表面、以及第一开口208的侧壁和底部表面形成第二掩膜层209，所述第二掩膜层209暴露出所述第一伪栅极层201a表面。
所述第二掩膜层209作为刻蚀去除第一伪栅极层201a的掩膜，同时，能够在作为后续抛光第一栅极膜时，作为抛光停止层，以防止介质层203和第二栅极207的表面在抛光工艺中受到损伤。
所述第二掩膜层209的材料为钛、氮化钛、钽和氮化钽中的一种或多种组合，所述第二掩膜层209相对于第二伪栅极层202a和后续形成的第二栅极具有选择性，以便在后续去除第二伪栅极层202a、以及对第二栅极膜进行抛光时能够保持图形稳定性。
由于所述第二掩膜层209作为后续抛光第一栅极膜时的停止层，即后续形成第一栅极膜之前，保留所述第二掩膜层209。由于所述第二掩膜层209的材料为导电材料，而后续形成的器件结构的材料为金属，则形成于第一开口208侧壁和底部表面的第二掩膜层209不会对所形成的器件结构的性能造成影响。
所述第二掩膜层209的形成工艺为：采用沉积工艺在介质层203表、第二栅极207和第一伪栅极结构201表面、以及第一开口208的侧壁和底部表面形成第二掩膜薄膜；在所述第二掩膜薄膜表面形成第三光刻胶层，所述第三光刻胶层至少暴露出第一伪栅极层201a的对应位置；以所述第三光刻胶层刻蚀所述第二掩膜薄膜，直至暴露出第二伪栅极层201a的顶部表面，形成第二掩膜层209；在形成第二掩膜层209之后，去除所述第三光刻胶层。其中，所述刻蚀工艺为各向异性的干法刻蚀工艺，能够使第二掩膜层的图形与第三光刻胶层的图形一致。
请参考图5，以所述第二掩膜层209为掩膜，刻蚀去除所述第一伪栅极层201a（如图4所示），在所述介质层203内形成第二开口230。
在本实施例中，所述第二开口230用于形成第一栅极，所述第一栅极即所需形成的NMOS晶体管的金属栅。去除所述第一伪栅极层201a的工艺为干法刻蚀工艺或湿法刻蚀工艺，由于第二伪栅极层202a的材料为多晶硅，所述第二伪栅极层202a与第二侧墙202b或第二栅介质层之间具有刻蚀选择性，在去除所述第二伪栅极层202a时，能够保持第二侧墙202b或第二栅介质层的形貌稳定。较佳的，所述去除第一伪栅极层201a的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺对于第一侧墙201b和第以栅介质层的损伤较小。
请参考图6，在所述第二掩膜层209表面、第一开口208（如图5所示）和第二开口230（如图5所示）内形成导电层231。
由于第一区域210内具有第一开口208，且第二区域220内具有第二开口230，且所需形成的器件结构和第一栅极的材料均为金属，因此，所述导电层231能够同时形成于第一开口208和第二开口230内。其中，第一开口208内的导电层231用于形成第一栅极，第二开口230内的导电层231用于形成器件结构，所述器件结构包括熔丝结构或电阻结构。因此，能够避免额外形成金属层以形成器件结构，使得高K金属栅晶体管的形成工艺与器件结构的形成工艺得以集成，使工艺步骤得到简化。
本实施例中，所述导电层231的材料为钨或铝，所述导电层231的形成工艺为化学气相沉积工艺或物理气相沉积工艺，所形成的导电层231需要填充满所述第一开口208和第二开口230。
在本实施例中，在形成所述导电层231之前，采用沉积工艺在所述介质层203和第二栅极207表面、以及第一开口208和第二开口230的侧壁和底部表面形成第一功函数膜（未示出），所述第一功函数膜的材料为导电材料。所述第一功函数膜经过后续的抛光工艺之后形成第一功函数层，所述第一功函数层用于调节NMOS晶体管的阈值电压，且所述第一功函数层的材料与第二功函数层的材料不同。由于所述第一功函数膜的材料为导电材料，因此，形成于第一开口208侧壁和底部表面的第一功函数膜不会影响所形成的器件结构的性能。
在其他实施例中，也能够直接在第一开口208和第二开口230内形成导电层。
请参考图7，抛光所述导电层231（如图6所示）和第二掩膜层209，直至暴露出介质层203为止，在第二开口230（如图5所示）内形成第一栅极232，在第一开口208（如图5所示）内形成器件结构233。
在所述抛光工艺中，所述第二掩膜层209作为抛光工艺的停止层，当所述抛光工艺暴露出第二掩膜层209之后，进行过抛光直至暴露出介质层203表面为止；或者，在抛光工艺暴露出第二掩膜层209之后，采用刻蚀工艺去除介质层203表面的第二掩膜层209。
所述第一栅极232的材料为钨或铝。本实施例中，所述抛光工艺还对所述介质层203表面的第一功函数膜进行抛光，并在所述第一栅介质层和第一栅极232之间还具有第一功函数层。
本实施例中，所述器件结构233为熔丝结构，所述熔丝结构包括位于第一开口208侧壁和底部表面的第一功函数膜、以及位于第一开口208内的导电层231；而且，所述第一功函数膜与介质层203之间还具有第二掩膜层209。由于所述第二掩膜层209、第一功函数膜和导电层231的材料均为导电材料，因此所形成的器件结构233性能稳定。
所述熔丝结构包括：位于两端的阴极区和阳极区、以及位于阴极区和阳极区之间的熔断区。所述阴极区或阳极区平行于衬底200表面方向的宽度较大，而熔断区平行于衬底200表面方向的宽度较小，当在所述阴极区和阳极区之间施加偏压时，熔断区的阻值较大，因此会优先因受热而熔断。
在其他实施例中，所述器件结构233为电阻结构，所述电阻结构的两端具有电极区。所述电阻结构包括掩膜层、第一功函数膜以及导电层231。所述电阻结构平行于衬底200表面方向的图形根据电阻的具体技术需求而定。
需要说明的是，在所述抛光工艺之后，在所述介质层203、器件结构233、第一栅极232和第二栅极207表面形成绝缘层，在所述绝缘层和介质层203内形成第一导电插塞和第二导电插塞。其中，第一导电插塞形成于第一区域210，并形成于第一源区、第一漏区、第二源区、第二漏区、第一栅极232、第二栅极207中一者或多者表面；所述第二导电插塞形成于第二区域220，用于实现器件结构在电路中的电连接。在本实施例中，所述器件结构233为熔丝结构，所述第二导电插塞形成于熔丝结构的阴极区和阳极区表面。在其他实施例中，所述器件结构233为电阻结构，所述第二导电插塞形成于电阻结构的电极区表面。
本实施例中，在去除第一伪栅极层之前，在第二区域的介质层内形成第一开口，所述第一开口用于形成器件结构。在去除第一伪栅极层之后，能够在所述介质层内形成第二开口，即所述第一区域的介质层内具有第二开口，而第二区域的介质层内具有第一开口，所述第二开口用于形成晶体管的第一栅极。之后，能够在所述第一开口和第二开口内同时形成导电层；其中，位于第一开口内的导电层作为晶体管的第一栅极，而位于第二开口内的导电层作为器件结构，例如熔丝结构或电阻结构。因此，在形成晶体管的过程中，能够同时形成所述器件结构，使得半导体器件的形成工艺被简化，能够减少工艺时间、节省成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，所述第一区域表面具有第一伪栅极结构，所述第一伪栅极结构包括位于衬底表面的第一伪栅极层，所述衬底表面具有介质层，所述介质层的表面与第一伪栅极结构的表面齐平；
在所述第二区域的介质层内形成第一开口；
在形成第一开口之后，去除所述第一伪栅极层，在所述介质层内形成第二开口；
在所述第一开口和第二开口内形成导电层，其中，第一开口内的导电层形成器件结构，第二开口内的导电层形成第一栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述器件结构为熔丝结构或电阻结构，所述导电层的材料包括钨或铝。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二开口的形成工艺包括：在介质层表面、以及第一开口的侧壁和底部表面形成掩膜层，所述掩膜层暴露出所述第一伪栅极层表面；以所述掩膜层为掩膜，刻蚀去除所述第一伪栅极层，在介质层内形成第二开口。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为钛、氮化钛、钽和氮化钽中的一种或多种组合。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述器件结构和第一栅极的形成工艺包括：在所述掩膜层表面、第一开口和第二开口内形成导电层；抛光所述导电层和掩膜层，直至暴露出介质层为止，在第二开口内形成第一栅极，在第一开口内形成器件结构。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述器件结构包括掩膜层和导电层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二区域的衬底内具有第二隔离结构，所述第一开口的位置与所述第二隔离结构对应。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一伪栅极结构两侧的衬底内分别具有第一源区和第一漏区。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一源区和第一漏区内掺杂有P型离子，所述第一栅极用于构成PMOS晶体管。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，在所述第一伪栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子，形成第一源区和第一漏区。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一源区和第一漏区内掺杂有N型离子，所述第一栅极用于构成NMOS晶体管。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域的衬底表面还具有第二伪栅极结构，所述第二伪栅极结构包括位于衬底表面的第二伪栅极层，所述第二伪栅极结构两侧的衬底内分别具有第二源区和第二漏区，采用第二伪栅极结构形成的晶体管与采用第一伪栅极结构形成的晶体管类型相反。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，在形成第一开口之前，去除所述第二伪栅极层，在所述介质层内形成第三开口；在所述第三开口内形成第二栅极。
14.如权利要求12所述的半导体器件的形成方法，其特征在于，相邻第二伪栅极结构和第一伪栅极结构之间的衬底内具有第一隔离结构进行隔离。
15.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第二源区和第二漏区的导电类型为P型时，在所述第二伪栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子，形成第二源区和第二漏区。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一伪栅极结构还包括位于衬底表面的第一栅介质层，所述第一伪栅极层位于所述第一栅介质层表面，所述第一栅介质层的材料为高K材料；所述第二伪栅极结构还包括位于衬底表面的第二栅介质层，所述第二伪栅极层位于所述第二栅介质层表面，所述第二栅介质层的材料为高K材料。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576604A (zh) * | 2013-10-11 | 2015-04-29 | 三星电子株式会社 | 半导体装置的电熔丝结构 |
| CN117790318A (zh) * | 2024-02-27 | 2024-03-29 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100320509A1 (en) * | 2009-06-17 | 2010-12-23 | Globalfoundries Inc. (Grand Cayman, Cayman Islands ) | Method for forming and integrating metal gate transistors having self-aligned contacts and related structure |
| CN102013424A (zh) * | 2009-09-04 | 2011-04-13 | 台湾积体电路制造股份有限公司 | 集成电路及其制法 |
| US20110241124A1 (en) * | 2010-03-30 | 2011-10-06 | Globalfoundries Inc. | SEMICONDUCTOR DEVICE COMPRISING HIGH-K METAL GATE ELECTRODE STRUCTURES AND eFUSES FORMED IN THE SEMICONDUCTOR MATERIAL |
| CN103035612A (zh) * | 2011-09-29 | 2013-04-10 | 美国博通公司 | 用于一次可编程存储器的具有电熔丝结构的半导体装置 |
-
2013
- 2013-11-27 CN CN201310617898.2A patent/CN104681422B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100320509A1 (en) * | 2009-06-17 | 2010-12-23 | Globalfoundries Inc. (Grand Cayman, Cayman Islands ) | Method for forming and integrating metal gate transistors having self-aligned contacts and related structure |
| CN102013424A (zh) * | 2009-09-04 | 2011-04-13 | 台湾积体电路制造股份有限公司 | 集成电路及其制法 |
| US20110241124A1 (en) * | 2010-03-30 | 2011-10-06 | Globalfoundries Inc. | SEMICONDUCTOR DEVICE COMPRISING HIGH-K METAL GATE ELECTRODE STRUCTURES AND eFUSES FORMED IN THE SEMICONDUCTOR MATERIAL |
| CN103035612A (zh) * | 2011-09-29 | 2013-04-10 | 美国博通公司 | 用于一次可编程存储器的具有电熔丝结构的半导体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576604A (zh) * | 2013-10-11 | 2015-04-29 | 三星电子株式会社 | 半导体装置的电熔丝结构 |
| CN104576604B (zh) * | 2013-10-11 | 2018-04-24 | 三星电子株式会社 | 半导体装置的电熔丝结构 |
| CN117790318A (zh) * | 2024-02-27 | 2024-03-29 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制备方法 |
| CN117790318B (zh) * | 2024-02-27 | 2024-05-24 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |