CN104656494A - 一种信号实时性处理装置 - Google Patents

Abstract

本发明提供一种信号实时性处理装置，其包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数转换单元；模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输出至信号处理单元；信号处理单元包括分解重构子单元，其包括因果滤波器，所述分解重构子单元用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元；接口通信单元用于将信号处理单元输出的处理结果传输至上位机。本发明所述信号实时性处理装置能够高速、实时地处理数字信号。

Description

一种信号实时性处理装置

技术领域

本发明涉及信号处理技术领域，具体涉及一种信号实时性处理装置。

背景技术

目前，信号采集与处理技术已广泛应用于通信、图像、语音、电子等各种工业技术领域。其中，数字信号的实时性处理技术对任何数字系统来说都是必不可少的。

信号采集与处理技术的基本原理为：先从外界采集电信号（即模拟信号），由于采集到的电信号一般十分微弱，同时还夹杂有噪声和工频干扰，导致电信号失真，因此采集到的电信号必须经过处理后才能进行A/D转换，然后将A/D转换的结果送到通用微处理器（如现有的单片机或DSP）进行数字信号处理，待处理结束后再将处理结果传输给PC机。

现有技术中，数字信号处理多采用傅立叶（Fourier）变换技术，其能够将原来难以处理的时域信号转换成易于分析的频域信号（信号的频谱），并能实现各种数字信号处理算法及各种复杂控制算法。但是，傅立叶变换技术具有如下缺点：其需要在所有的模拟信号都采集完成后才能得出数字信号的处理结果，无法满足数字信号的实时性处理要求，尤其在一些对实时性处理的要求较高的场合，往往期望在信号处理时只能具有很小的延时，而傅立叶变换技术明显无法满足较高的实时性处理要求。

为了满足数字信号的实时性处理要求，现有技术提出了一种小波（Wavelet）变换技术，与傅立叶变换技术相比，小波变换技术属于对空间（时间）和频率的局部变换，能有效地从信号中提取有用信息，因而能实现数字信号的实时性处理，而且通过伸缩和平移等运算功能可对函数或信号进行多尺度的细化分析，还解决了傅立叶变换技术不能解决的许多其它难题。

但是，现有的小波变换技术对数据的依赖关系复杂，运算量大，在一些需要实现数字信号的高速实时性处理的场合往往无法满足要求，原因如下：现有的小波分解和重构多采用单片机或DSP等通用微处理器实现，但通用微处理器的工作流程是按照既定指令流顺序执行的,对信号作多层小波分解和重构时计算量较大，致使现有的小波变换技术在很多情况下都无法满足数字信号的高速实时性处理要求，因而制约了其在高速实时信号处理领域的应用。因此，行业内亟需一种能适用于高速实时信号处理领域的技术方案。

发明内容

本发明所要解决的技术问题是针对现有技术中所存在的上述缺陷，提供一种能够高速、实时地处理数字信号的信号实时性处理装置。

解决本发明技术问题所采用的技术方案为：

所述信号实时性处理装置包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；

所述信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数转换单元；

所述模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输出至信号处理单元；

所述信号处理单元包括分解重构子单元，其包括因果滤波器，所述分解重构子单元用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元；

所述接口通信单元用于将信号处理单元输出的处理结果传输至上位机。

优选地，所述因果滤波器分为分解因果滤波器和重构因果滤波器；

所述分解重构子单元还包括抽取模块和插值模块；

所述分解因果滤波器用于对模数转换单元输出的串行数字信号进行滤波处理后，将处理结果输出至抽取模块；

所述抽取模块用于将分解因果滤波器的处理结果进行两次抽取处理后，将抽取处理结果输出至插值模块；

所述插值模块用于将抽取模块的处理结果进行两次插值处理后，将插值处理结果输出至重构因果滤波器；

所述重构因果滤波器用于将插值模块的处理结果进行滤波处理后，将处理结果输出至接口通信单元。

优选地，所述分解因果滤波器包括分解低通因果滤波器和分解高通因果滤波器；所述重构因果滤波器包括重构低通因果滤波器、重构高通因果滤波器和叠加模块；所述重构低通因果滤波器和重构高通因果滤波器均与叠加模块相连；

所述抽取模块分为第一抽取模块和第二抽取模块；所述插值模块分为第一插值模块和第二插值模块；

所述分解低通因果滤波器、第一抽取模块、第一插值模块和重构低通因果滤波器依次相连；所述分解高通因果滤波器、第二抽取模块、第二插值模块和重构高通因果滤波器依次相连。

优选地，所述抽取模块输出的处理结果为：

$c_1\left(k\right)=\underset{m}{\mathrm{\Σ}}h(2k-m)c_0\left(m\right)---\left(1\right)$

$d_1\left(k\right)=\underset{m}{\mathrm{\Σ}}g(2k-m)c_0\left(m\right)---\left(2\right)$

式(1)、(2)中，c₀(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分解的小波系数，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数；

所述重构因果滤波器输出的处理结果为：

${\tilde{c}}_0\left(m\right)=\underset{k}{\mathrm{\Σ}}\tilde{h}(m-2k)c_1\left(k\right)+\underset{k}{\mathrm{\Σ}}\tilde{g}(m-2k)d_1\left(k\right)---\left(3\right)$

式(3)中，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数，为小波重构的尺度系数，为小波重构的小波系数

优选地，所述模数转换单元输出的串行数字信号为16位串行数字信号。

优选地，所述信号处理单元还包括逻辑控制子单元和逻辑时钟子单元；所述逻辑时钟子单元内储存有时钟；所述逻辑控制子单元用于根据逻辑时钟子单元内的时钟控制模数转换单元进行模数转换的起始时间和终止时间，以及控制模数转换单元输出串行数字信号的起始时间。

优选地，所述接口通信单元通过USB将信号处理单元输出的处理结果传输至上位机。

优选地，所述信号处理单元采用FPGA。

优选地，所述FPGA内嵌有多个可配置的DSP模块。

有益效果：

1）本发明所述信号实时性处理装置中的分解重构子单元包括因果滤波器，由于因果滤波器能够高速、实时地处理时变非平稳的数字信号，因而采用包括因果滤波器的分解重构子单元对串行数字信号依次进行分解与重构处理后，能够实时地消除所述串行数字信号中的噪声；

2）本发明所述信号实时性处理装置中的信号处理单元采用FPGA，其在进行数字信号处理时，与现有的通用微处理器相比，具有高速、实时和成本低等优点；而且，在对模数转换单元输出的串行数字信号进行处理时，可以很好地解决并行性和速度的问题；同时，FPGA还具有灵活的可配置特性，使得采用FPGA的信号处理单元非常易于修改、易于测试及硬件升级。

附图说明

图1为本发明实施例1所述信号实时性处理装置的结构示意图；

图2为本发明实施例2所述信号实时性处理装置的结构示意图；

图3为图2所示A/D转换芯片的工作时序示意图；

图4为现有Mallat算法的原理示意图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和实施例对本发明作进一步详细描述。

实施例1：

如图1所示，本实施例提供一种信号实时性处理装置，包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；所述信号处理单元包括分解重构子单元，所述分解重构子单元包括因果滤波器。

其中，所述信号调理单元用于将待处理的模拟信号进行放大、滤波处理，使其适于模数转换单元的输入后，再将处理结果输出至模数转换单元。所述信号调理单元可采用现有的信号调理电路或信号放大滤波电路。

所述模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输出至信号处理单元。所述模数转换单元可采用现有的A/D转换芯片，例如采用AD977A。优选地，所述模数转换单元输出的串行数字信号为16位串行数字信号，所述串行数字信号的位数越高，数据处理的精度也就越高。

所述分解重构子单元包括用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处理，以实时消除所述串行数字信号中的噪声（即实时消噪处理），并将处理结果输出至接口通信单元。

所述接口通信单元用于将信号处理单元输出的处理结果传输至上位机。优选地，所述接口通信单元通过USB将信号处理单元输出的处理结果传输至上位机。

本实施例所述信号实时性处理装置采用的因果滤波器能够高速、实时地处理时变非平稳的数字信号，因而包含因果滤波器的分解重构子单元能够高速、实时地处理模数转换单元的转换结果，从而使得本实施例所述信号实时性处理装置适用于数字信号的高速实时性处理领域。

优选地，所述因果滤波器分为分解因果滤波器和重构因果滤波器；所述分解重构子单元还包括抽取模块和插值模块；所述分解因果滤波器用于对模数转换单元输出的串行数字信号进行滤波处理后，将处理结果输出至抽取模块；所述抽取模块用于将分解因果滤波器的处理结果进行两次抽取（即下采样）处理后，将抽取处理结果输出至插值模块；所述插值模块用于将抽取模块的处理结果进行两次插值（即上采样）处理后，将插值处理结果输出至重构因果滤波器；所述重构因果滤波器用于将插值模块的处理结果进行滤波处理后，将处理结果输出至接口通信单元。也就是说，所述信号处理单元对模数转换单元输出的串行数字信号依次进行分解与重构处理包括两个过程，即分解过程和重构过程，所述分解过程是对所述串行数字信号进行滤波后再下采样，所述重构过程是对分解过程的输出的信号进行上采样后再滤波，从而实时消除了所述串行数字信号中的噪声。

更优选地，所述分解因果滤波器包括分解低通因果滤波器和分解高通因果滤波器；所述重构因果滤波器包括重构低通因果滤波器、重构高通因果滤波器和叠加模块；所述重构低通因果滤波器和重构高通因果滤波器均与叠加模块相连；所述抽取模块分为第一抽取模块和第二抽取模块；所述插值模块分为第一插值模块和第二插值模块；所述分解低通因果滤波器、第一抽取模块、第一插值模块和重构低通因果滤波器依次相连；所述分解高通因果滤波器、第二抽取模块、第二插值模块和重构高通因果滤波器依次相连。其中，所述分解低通因果滤波器和第一抽取模块用于分解模数转换单元输出的串行数字信号中的低频部分，并输出平滑信号至第一插值模块，所述分解高通因果滤波器和第二抽取模块用于分解模数转换单元输出的串行数字信号中的高频部分，并输出细节信号至第二插值模块，所述第一插值模块和重构低通因果滤波器用于重构所述平滑信号，所述第二插值模块和和重构高通因果滤波器用于重构所述细节信号，所述叠加模块用于将重构后的平滑信号和细节信号叠加后作为重构信号输出至接口通信单元。

优选地，所述抽取模块输出的处理结果为：

$c_1\left(k\right)=\underset{m}{\mathrm{\Σ}}h(2k-m)c_0\left(m\right)---\left(1\right)$

$d_1\left(k\right)=\underset{m}{\mathrm{\Σ}}g(2k-m)c_0\left(m\right)---\left(2\right)$

式(1)、(2)中，c₀(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分解的小波系数，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数；

所述重构因果滤波器输出的处理结果为：

${\tilde{c}}_0\left(m\right)=\underset{k}{\mathrm{\Σ}}\tilde{h}(m-2k)c_1\left(k\right)+\underset{k}{\mathrm{\Σ}}\tilde{g}(m-2k)d_1\left(k\right)---\left(3\right)$

式(3)中，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数，为小波重构的尺度系数，为小波重构的小波系数。

可见，当式(1)、(2)分别对应的是因果滤波器时，式(3)对应的一定也是因果滤波器，因而能够实时消除模数转换单元输出的串行数字信号中的噪声。

优选地，所述信号处理单元还包括逻辑控制子单元和逻辑时钟子单元；所述逻辑时钟子单元内储存有时钟；所述逻辑控制子单元用于根据逻辑时钟子单元内的时钟控制模数转换单元进行模数转换的起始时间和终止时间，以及控制模数转换单元输出串行数字信号的起始时间，以便于提高实时处理的速度。

优选地，所述信号处理单元采用FPGA（Field-ProgrammableGate Array，现场可编程门阵列）。与现有技术中采用通用微处理器对数字信号进行消噪处理相比，本实施例采用FPGA对模数转换单元输出的串行数字信号进行消噪处理具有高速、实时、成本低、灵活性高等优点，能够进一步地实时地消除所述串行数字信号中的噪声。

更优选地，所述FPGA内嵌有多个可配置的DSP模块，例如，所述FPGA可内嵌有高速RAM（random access memory，随机存储器）、PLL（Phase Locked Loop，锁相环）、LVDS（Low VoltageDifferential Signaling、低压差分信号传输）模块、LVTTL（LowVoltage TTL、低电压三极管）、硬件乘法器和累加器等DSP模块。

实施例2：

本实施例提供一种信号实时性处理装置，包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；所述信号处理单元包括分解重构子单元、逻辑控制子单元和逻辑时钟子单元；所述逻辑时钟子单元内储存有时钟；所述分解重构子单元包括分解低通因果滤波器、第一抽取模块、第一插值模块、重构低通因果滤波器、分解高通因果滤波器、第二抽取模块、第二插值模块、重构高通因果滤波器和叠加模块。

本实施例中，所述模数转换单元采用二路A/D转换芯片，所述A/D转换芯片在每一时钟周期启动一次采样，同时完成一次采样；所述信号处理单元采用FPGA。本实施例所述信号实时性处理装置的结构如图2所示。

所述信号调理单元将待处理的模拟信号进行放大、滤波处理后，输出至二路A/D转换芯片。

所述二路A/D转换芯片将信号调理单元处理后的模拟信号转换成16位串行数字信号，并输出至FPGA的分解重构子单元中的分解低通因果滤波器和分解高通因果滤波器；而且，所述二路A/D转换芯片进行模数转换的起始时间和终止时间由FPGA中的逻辑控制子单元向其发送的信号控制，所述二路A/D转换芯片输出16位串行数字信号的起始时间由逻辑控制子单元向其发送的信号控制，即，由逻辑控制子单元控制A/D转换芯片的工作模式。所述A/D转换芯片的工作时序如图3所示，当信号为低电平，且信号由高电平跳至低电平时，A/D转换芯片开始进行模数转换，一直持续到信号恢复为高电平；当信号由低电平跳至高电平时，A/D转换芯片开始输出模数转换结果，即输出16位串行数字信号。

在FPGA的分解重构子单元中，分解低通因果滤波器对所述16位串行数字信号进行低通滤波处理，并将处理结果输出至第一抽取模块；第一抽取模块将分解低通因果滤波器的处理结果进行两次抽取处理（即下采样）后，将抽取处理结果输出至第一插值模块；

第一抽取模块的处理结果为： $c_1\left(k\right)=\underset{m}{\mathrm{\Σ}}h(2k-m)c_0\left(m\right)---\left(1\right)$

第一插值模块将第一抽取模块的处理结果进行两次插值处理（即上采样）后，将插值处理结果输出至重构低通因果滤波器；

重构低通因果滤波器将第一插值模块的处理结果进行低通滤波处理后，将处理结果输出至叠加模块；

分解高通因果滤波器对所述16位串行数字信号进行高通滤波处理，并将处理结果输出至第二抽取模块；第二抽取模块将分解高通因果滤波器的处理结果进行两次抽取处理（即下采样）后，将抽取处理结果输出至第二插值模块；

第二抽取模块的处理结果为： $d_1\left(k\right)=\underset{m}{\mathrm{\Σ}}g(2k-m)c_0\left(m\right)---\left(2\right)$

第二插值模块将第二抽取模块的处理结果进行两次插值处理（即上采样）后，将插值处理结果输出至重构高通因果滤波器；重构高通因果滤波器将第二插值模块的处理结果进行高通滤波处理后，将处理结果输出至叠加模块；

所述叠加模块将重构低通因果滤波器和重构高通因果滤波器输出的处理结果进行叠加处理，将处理结果作为重构信号输出至接口通信单元；

所述叠加模块输出的处理结果为：

${\tilde{c}}_0\left(m\right)=\underset{k}{\mathrm{\Σ}}\tilde{h}(m-2k)c_1\left(k\right)+\underset{k}{\mathrm{\Σ}}\tilde{g}(m-2k)d_1\left(k\right)---\left(3\right)$

上述公式(1)～(3)中，c₀(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分解的小波系数，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数，为小波重构的尺度系数，为小波重构的小波系数。

所述接口通信单元通过USB将FPGA输出的处理结果传输至上位机（即PC机）。

下面详细描述公式(1)～(3)的获取方法：

首先介绍现有Mallat算法（即信号的塔式多分辨率分析与重构的快速算法）的原理，如图4所示，其中，H为分解低通滤波器，G为分解高通滤波器，向下箭头表示对滤波器的输出进行抽取，向上的箭头表示对抽取后的输出进行插值，表示重构低通滤波器，表示重构高通滤波器，Σ表示叠加，xin(k)为输入信号，q(k)为输出信号，且q(k)=xin(k-n)，即输出的重构信号的波形没有失真，只有时间上的延迟，因而实现了完美重构。

其中，一层小波Mallat分解公式为：

$c_1\left(k\right)=\underset{m}{\mathrm{\Σ}}h(2k-m)c_0\left(m\right)---\left(1\right)$

$d_1\left(k\right)=\underset{m}{\mathrm{\Σ}}g(2k-m)c_0\left(m\right)---\left(2\right)$

公式(1)和(2)中，k为变量，m为常量，c₀(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分解的小波系数，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数。

重构公式为：

$c_0\left(m\right)=\underset{k}{\mathrm{\Σ}}h(2k-m)c_1\left(k\right)+\underset{k}{\mathrm{\Σ}}g(2k-m)d_1\left(k\right)---\left(4\right)$

公式(4)中，k为常量，m为变量，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数，h(2k-m)为小波重构的尺度系数，g(2k-m)为小波重构的小波系数。

在滤波器系数r(n)满足 $r\left(n\right)=\left\{\begin{array}{cc}r\left(n\right)& n\&GreaterEqual;0\\ 0& n<0\end{array}\right.$ 时，其对应的滤波器为因果滤波器。

由公式(1)、(2)和(4)可以看出，分解过程对应的低通滤波器h(k)和高通滤波器g(k)（其中k为变量），以及重构过程对应的低通滤波器h(-m)和高通滤波器g(-m)（其中m为变量）不可能同时满足因果滤波器的条件，但是，要想对串行数字信号进行在线实时分解和重构就必须采用因果滤波器，使输出信号只与当前输入信号有关，因此，只有使分解过程对应的滤波器和重构过程对应的滤波器均为因果滤波器时，才能使分解输出的信号和重构输出的信号满足实时、高速的要求。

为了解决上述问题，以下针对紧支撑正交小波对上述现有Mallat算法进行修正，即提出一种小波变换的Mallat改进算法，使得分解过程对应的滤波器和重构过程对应的滤波器均为因果滤波器。

具体的，定义h(n)为因果序列，则可以保证公式(1)对应的滤波器为因果滤波器，设当0≤n≤M时，h(n)≠0；令2N-1≥M，则定义g(n)为因果序列且0≤n≤2N-1时，g(n)≠0，故公式(2)对应的滤波器也为因果滤波器。

再定义中间变量和并使

$\tilde{h}\left(n\right)=h(2N-1-n)---\left(5\right)$

$\tilde{g}\left(n\right)=g(2N-1-n)={(-1)}^{n}h\left(n\right)---\left(6\right)$

则序列和均为因果序列，分别将公式(5)和公式(6)带入公式(4)得：

$c_0\left(m\right)=\underset{k}{\mathrm{\&Sigma;}}\tilde{h}(m+2N-1-2k)c_1\left(k\right)+\underset{k}{\mathrm{\&Sigma;}}\tilde{g}(m+2N-1-2k)d_1\left(k\right)---\left(7\right)$

定义中间变量并使

${\tilde{c}}_0\left(m\right)=\underset{k}{\mathrm{\&Sigma;}}\tilde{h}(m-2k)c_1\left(k\right)+\underset{k}{\mathrm{\&Sigma;}}\tilde{g}(m-2k)d_1\left(k\right)---\left(3\right)$

则即公式(3)得到的信号是由公式(7)得到的信号的延迟。由于序列和均为因果序列，所以公式(3)对应的滤波器也为因果滤波器。

本实施例提出的小波变换的Mallat改进算法采用因果滤波器可以高速、实时地处理A/D转换芯片输出的转换结果，同时小波变换具有良好的时频局部化特性，对时变非平稳信号具有独特的优越性，因而能够高速、实时地处理时变非平稳的数字信号。

本实施例中的其他结构及作用都与实施例1相同，这里不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种信号实时性处理装置，其特征在于，包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；

所述信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数转换单元；

所述模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输出至信号处理单元；

所述信号处理单元包括分解重构子单元，其包括因果滤波器；所述分解重构子单元用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元；

所述接口通信单元用于将信号处理单元输出的处理结果传输至上位机。

2.根据权利要求1所述的信号实时性处理装置，其特征在于，

所述因果滤波器分为分解因果滤波器和重构因果滤波器；

所述分解重构子单元还包括抽取模块和插值模块；

所述分解因果滤波器用于对模数转换单元输出的串行数字信号进行滤波处理后，将处理结果输出至抽取模块；

所述抽取模块用于将分解因果滤波器的处理结果进行两次抽取处理后，将抽取处理结果输出至插值模块；

所述插值模块用于将抽取模块的处理结果进行两次插值处理后，将插值处理结果输出至重构因果滤波器；

所述重构因果滤波器用于将插值模块的处理结果进行滤波处理后，将处理结果输出至接口通信单元。

3.根据权利要求2所述的信号实时性处理装置，其特征在于，

所述分解因果滤波器包括分解低通因果滤波器和分解高通因果滤波器；所述重构因果滤波器包括重构低通因果滤波器、重构高通因果滤波器和叠加模块；所述重构低通因果滤波器和重构高通因果滤波器均与叠加模块相连；

所述抽取模块分为第一抽取模块和第二抽取模块；所述插值模块分为第一插值模块和第二插值模块；

所述分解低通因果滤波器、第一抽取模块、第一插值模块和重构低通因果滤波器依次相连；所述分解高通因果滤波器、第二抽取模块、第二插值模块和重构高通因果滤波器依次相连。

4.根据权利要求2所述的信号实时性处理装置，其特征在于，

所述抽取模块输出的处理结果为：

$c_1\left(k\right)=\underset{m}{\mathrm{\&Sigma;}}h(2k-m)c_0\left(m\right)---\left(1\right)$

$d_1\left(k\right)=\underset{m}{\mathrm{\&Sigma;}}g(2k-m)c_0\left(m\right)---\left(2\right)$

式(1)、(2)中，c₀(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分解的小波系数，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数；

所述重构因果滤波器输出的处理结果为：

${\tilde{c}}_0\left(m\right)=\underset{k}{\mathrm{\&Sigma;}}\tilde{h}(m-2k)c_1\left(k\right)+\underset{k}{\mathrm{\&Sigma;}}\tilde{g}(m-2k)d_1\left(k\right)---\left(3\right)$

式(3)中，c₁(k)为第一层小波分解后的平滑系数，d₁(k)为第一层小波分解后的细节系数，为小波重构的尺度系数，为小波重构的小波系数。

5.根据权利要求1～4中任一项所述的信号实时性处理装置，其特征在于，所述模数转换单元输出的串行数字信号为16位串行数字信号。

6.根据权利要求1～4中任一项所述的信号实时性处理装置，其特征在于，所述信号处理单元还包括逻辑控制子单元和逻辑时钟子单元；所述逻辑时钟子单元内储存有时钟；所述逻辑控制子单元用于根据逻辑时钟子单元内的时钟控制模数转换单元进行模数转换的起始时间和终止时间，以及控制模数转换单元输出串行数字信号的起始时间。

7.根据权利要求1～4中任一项所述的信号实时性处理装置，其特征在于，所述接口通信单元通过USB将信号处理单元输出的处理结果传输至上位机。

8.根据权利要求1～4中任一项所述的信号实时性处理装置，其特征在于，所述信号处理单元采用FPGA。

9.根据权利要求8所述的信号实时性处理装置，其特征在于，所述FPGA内嵌有多个可配置的DSP模块。