CN104576648A - Otp器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000015556 catabolic process Effects 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 230000001413 cellular effect Effects 0.000 claims description 10
- 238000010276 construction Methods 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 239000000725 suspension Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 2
- 150000004706 metal oxides Chemical class 0.000 abstract 2
- 230000000295 complement effect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 101100204059 Caenorhabditis elegans trap-2 gene Proteins 0.000 description 19
- 238000007667 floating Methods 0.000 description 10
- 230000006872 improvement Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Thyristors (AREA)
Abstract
本发明公开了一种OTP器件，单元结构包括PMOS晶体管和PNPN晶闸管；PNPN晶闸管位于PMOS管的栅极结构的源区侧；PNPN晶闸管的第一P+掺杂区和源区共用，第一N+掺杂区位于两个P+掺杂区之间且横向接触。PNPN晶闸管的阴极、阳极和控制极分别由N阱、第一P+掺杂区和第二P+掺杂区引出，第一N+掺杂区引出位线。通过第一P+掺杂区和第一N+掺杂区之间是否热击穿来确定OTP器件的状态。本发明还公开了一种OTP器件的制造方法。本发明能减少器件面积从而提高器件的集成度，能够提高与CMOS工艺的兼容性；编程电流较小，能依靠电路本身产生的电流脉冲进行编程，无需外部施加的电流脉冲进行编程。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种一次可编程(one-timeprogrammable memory,OTP)器件；本发明还涉及一种OTP器件的制造方法。
背景技术
OTP器件是常见的一种非挥发性存储器(NVM)，在有限密度有限性能的嵌入式NVM方面有较多的应用，传统的电可擦可编程只读存储器(EEPROM)、S0NOS、嵌入式闪存(E-Flash)NVM成本昂贵。OTP器件与CMOS相容的嵌入式NVM技术是当前工业界的成功解决方案，并在诸如模拟技术微调应用中的位元级一直到数据或代码储存的千位元等级取得越来越广泛的应用。
OTP存储单元的结构设计种类很多。具有代表性的主要有2类：
如图1A所述，是现有第一种OTP器件的元器件示意图；图1B是图1所对应的版图示意图；现有第一种OTP器件的单元结构由一个晶体管2外加一个浮栅电容1实现OTP的基本编程以及电荷存储的功能。图1B中的虚线BB’的一侧对应于浮栅电容1、另一侧对应于晶体管2，晶体管2的多晶硅栅和浮栅电容1的顶部电极共用同一层多晶硅层3，晶体管2的源漏区和沟道区所对应的有源区4和浮栅电容1的底部电极所对应的有源区4通过场氧隔离，接触孔5用于引出器件的电极，如晶体管2的源漏极和栅极，浮栅电容1的下电极。现有第一种OTP器件的结构也能参考公开号CN1627525和CN1627526的中国专利申请。现有第一种OTP器件由于浮栅耦合电容的存在，存储单元面积过大，不利于千位元等级的高密度的应用。
如图2所示，是现有第二种OTP器件的结构示意图；现有第二种OTP器件的结构可以参考公开号为US20060018161，US20040109364的美国专利申请。现有第二种OTP器件的单元结构为由两个PMOS管6和7串联形成的一次性可编程器件单体结构。其中第一个PMOS管6作为选通晶体管；第二个PMOS管7作为该器件的存储单元，其栅极浮空。和现有第一种OTP器件比较，现有第二种OTP器件在存储器面积上有很大的缩小；但是由于利用浮栅作为电子的存储器，在数据存储能力上势必对于栅氧化膜厚度有一定的要求，作为NVM的数据存储要求栅氧化膜厚度理论值在60A以上，这一厚度要大于标准CMOS工艺中所采用的栅氧化膜的厚度，如此，就限定了OTP作为标准CMOS工艺的嵌入的使用。
发明内容
本发明所要解决的技术问题是提供一种OTP器件，能减少器件面积从而提高器件的集成度，能够提高与CMOS工艺的兼容性。为此，本发明还提供一种OTP器件的制造方法。
为解决上述技术问题，本发明提供的OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管。
所述PMOS晶体管包括：
N阱，形成于半导体衬底中，所述N阱从所述半导体衬底的顶部表面开始向下延伸一定深度。
栅极结构，包括依次形成于所述半导体衬底上方的栅介质层和多晶硅栅；被所述栅极结构所覆盖的所述N阱表面用于形成沟道区。
形成于所述N阱表面区域中且为P+掺杂的源区和漏区，所述漏区位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；所述漏区的顶部通过金属接触引出漏极。
所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述PNPN晶闸管包括：
由所述源区组成的第一P+掺杂区。
第一N+掺杂区，形成于所述N阱表面区域中且和所述第一P+掺杂区横向接触，所述第一N+掺杂区比所述第一P+掺杂区更加远离所述栅极结构的第二侧。
第二P+掺杂区，形成于所述N阱表面区域中且和所述第一N+掺杂区横向接触，所述第二P+掺杂区比所述第一N+掺杂区更加远离所述栅极结构的第二侧。
所述PNPN晶闸管的阴极通过所述N阱顶部的金属接触引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区顶部的金属接触引出；所述OTP器件的位线通过所述第一N+掺杂区顶部的金属接触引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区顶部的金属接触引出。
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区和所述第一P+掺杂区形成的反向PN结使所述位线和所述沟道区之间隔离。
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区和所述第一P+掺杂区形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区和所述第一P+掺杂区之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。
进一步的改进是，所述第一P+掺杂区、所述第一N+掺杂区和所述第二P+掺杂区的最大掺杂浓度远离所述N阱的顶部表面，以减少所述热击穿对所述N阱顶部表面的损害。
进一步的改进是，产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲。
进一步的改进是，在所述栅极结构的侧面形成有侧墙。
进一步的改进是，所述PMOS晶体管还包括P型轻掺杂漏区，在所述栅极结构的两侧分别形成有一个所述P型轻掺杂漏区，所述P型轻掺杂漏区和所述栅极结构的所述多晶硅栅自对准；所述源区和所述漏区分别和对应的所述栅极结构的侧墙自对准。
为解决上述技术问题，本发明提供的OTP器件的制造方法中的OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管，采用如下步骤形成：
步骤一、在半导体衬底中形成N阱；所述N阱从所述半导体衬底的顶部表面开始向下延伸一定深度。
步骤二、在所述半导体衬底表面上方依次形成栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀形成由刻蚀后的所述栅介质层和所述多晶硅栅叠加形成的栅极结构；被所述栅极结构所覆盖的所述N阱表面用于形成沟道区。
步骤三、进行P+源漏注入，该P+源漏注入在所述N阱表面区域中同时形成所述PMOS晶体管的源区和漏区以及所述PNPN晶闸管的第一P+掺杂区和第二P+掺杂区。
所述漏区位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述第一P+掺杂区和所述源区为同一掺杂区，所述第二P+掺杂区和所述第一P+掺杂区相隔一横向距离，所述第二P+掺杂区比所述第一P+掺杂区更加远离所述栅极结构的第二侧。
步骤四、进行N+离子注入在所述N阱表面区域中形成所述PNPN晶闸管的第一N+掺杂区，所述第一N+掺杂区在横向上位于所述第一P+掺杂区和所述第二P+掺杂区的中间，所述第一N+掺杂区的一侧和所述第一P+掺杂区横向接触，所述第一N+掺杂区的另一侧和所述第二P+掺杂区横向接触。
步骤五、形成金属接触，漏极通过所述漏区的顶部的金属接触引出；所述PNPN晶闸管的阴极通过所述N阱顶部的金属接触引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区顶部的金属接触引出；所述OTP器件的位线通过所述第一N+掺杂区顶部的金属接触引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区顶部的金属接触引出。
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区和所述第一P+掺杂区形成的反向PN结使所述位线和所述沟道区之间隔离。
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区和所述第一P+掺杂区形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区和所述第一P+掺杂区之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。
进一步的改进是，所述第一P+掺杂区、所述第一N+掺杂区和所述第二P+掺杂区的最大掺杂浓度远离所述N阱的顶部表面，以减少所述热击穿对所述N阱顶部表面的损害。
进一步的改进是，产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲。
进一步的改进是，步骤二中在形成所述栅极结构之后、步骤三的所述P+源漏注入之前，还包括在所述栅极结构的侧面形成侧墙的步骤。
进一步的改进是，在步骤二的形成所述栅极结构之后、形成所述侧墙之前，还包括进行P型轻掺杂漏注入的步骤，所述P型轻掺杂漏注入在所述栅极结构的两侧分别形成一个P型轻掺杂漏区，所述P型轻掺杂漏区和对应的所述栅极结构的所述多晶硅栅自对准；后续形成的所述源区和所述漏区分别和对应的所述栅极结构的侧墙自对准。
本发明OTP器件的单元结构由一个PMOS晶体管加一个位于PMOS晶体管的源区侧的PNPN晶闸管组成，相对于现有第一种OTP器件的单元结构，本发明OTP器件并不需要采用占用面积很大的浮栅电容，所以本发明能够减少器件面积从而提高器件的集成度。
另外，本发明OTP器件的编程是通过PNPN晶闸管的和控制极以及位线相连的第一P+掺杂区和第一N+掺杂区之间的PN结热击穿来实现的，并不需要采用现有第二种OTP器件所采用的带浮栅的PMOS管来实现电子存储，即本发明的OTP器件的PMOS晶体管的栅极并不需要采用较厚的栅介质层如栅氧化膜，本发明的OTP器件的PMOS晶体管的栅氧化膜和CMOS工艺中所采用的栅氧化膜的厚度一样即可，所以本发明能够提高与CMOS工艺的兼容性。
另外，本发明通过利用在PNPN晶闸管的控制极接入较小的电流就能在整个PNPN晶闸管产生几个数量级倍数的电流的特性，能够实现在控制极所接入的电流大小为毫安级的情形下就能在第一P+掺杂区和第一N+掺杂区之间产生安培级的电流从而实现对第一P+掺杂区和第一N+掺杂区的PN结的热击穿即实现信息1的编程，所以本发明信息1的编程电流采用毫安级电流就能实现、并不需要安培级的电流。而现有技术中采用安培级的电流方式编程时需要采用产生安培级电流的外部电路，而本发明的毫安级的编程电流仅需OTP器件本身的外围电路就能产生，不仅编程简单，而且成本进一步降低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有第一种OTP器件的元器件示意图；
图1B是图1所对应的版图示意图；
图2是现有第二种OTP器件的结构示意图；
图3是本发明实施例OTP器件的结构示意图。
具体实施方式
如图3所示，是本发明实施例OTP器件的结构示意图。本发明实施例OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管。
所述PMOS晶体管包括：
N阱2，形成于半导体衬底1中，所述N阱2从所述半导体衬底1的顶部表面开始向下延伸一定深度。较佳为，所述半导体衬底1为硅衬底。
栅极结构，包括依次形成于所述半导体衬底1上方的栅介质层3和多晶硅栅4；被所述栅极结构所覆盖的所述N阱2表面用于形成沟道区。较佳为，所述栅介质层3为栅氧化层。
形成于所述N阱2表面区域中且为P+掺杂的源区7b和漏区7a，所述N阱2的表面区域也即从所述N阱2的顶部表面向下延伸一定深度的区域。所述漏区7a位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区7b位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；所述漏区7a的顶部通过金属接触9引出漏极。较佳为，本发明实施例中在所述栅极结构的侧面形成有侧墙5；所述PMOS晶体管还包括P型轻掺杂漏区6，在所述栅极结构的两侧分别形成有一个所述P型轻掺杂漏区6，所述P型轻掺杂漏区6和所述栅极结构的所述多晶硅栅4自对准；所述源区7b和所述漏区7a分别和对应的所述栅极结构的侧墙5自对准。
所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述PNPN晶闸管包括：
由所述源区7b组成的第一P+掺杂区7b。
第一N+掺杂区8，形成于所述N阱2表面区域中且和所述第一P+掺杂区7b横向接触，所述第一N+掺杂区8比所述第一P+掺杂区7b更加远离所述栅极结构的第二侧。
第二P+掺杂区7c，形成于所述N阱2表面区域中且和所述第一N+掺杂区8横向接触，所述第二P+掺杂区7c比所述第一N+掺杂区8更加远离所述栅极结构的第二侧。
较佳为，所述第一P+掺杂区7b、所述第一N+掺杂区8和所述第二P+掺杂区7c的最大掺杂浓度远离所述N阱2的顶部表面，以减少所述热击穿对所述N阱2顶部表面的损害。
所述PNPN晶闸管的阴极通过所述N阱2顶部的金属接触9(未示出)引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区7b顶部的金属接触9引出；所述OTP器件的位线通过所述第一N+掺杂区8顶部的金属接触9引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区7c顶部的金属接触9引出。
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区8和所述第一P+掺杂区7b形成的反向PN结使所述位线和所述沟道区之间隔离。
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区8和所述第一P+掺杂区7b形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区8和所述第一P+掺杂区7b之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。较佳为，产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲，也即电流脉冲为极快电流增益的脉冲，极快的电流脉冲增益更容易发生热击穿。其中，热击穿时所述阳极所接的正向电压采用OTP器件的工作级别的电压。
注意，所述OTP器件的存储状态为信息1是通过编程条件下形成的所述热击穿形成，即本发明实施例中的编程条件下的击穿为热击穿而非齐纳击穿，当反向PN结发生热击穿，反向PN结由于热作用产生熔化细丝；在发生热击穿之后对反向PN结再施加正偏压，由于熔化细丝处尖端高电场作用，反向PN结就会产生很大的漏电，使反向PN结产生阻性的结构。
除了所述位线外，所述OTP器件的阵列结构还包括字线和选择线，所述漏极即为所述选择线相连接，所述多晶硅栅4通过金属接触9和所述字线相连接。
本发明实施例OTP器件的制造方法中的OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管，采用如下步骤形成：
步骤一、在半导体衬底1中形成N阱2；所述N阱2从所述半导体衬底1的顶部表面开始向下延伸一定深度。较佳为，所述半导体衬底1为硅衬底。
步骤二、在所述半导体衬底1表面上方依次形成栅介质层3和多晶硅栅4，采用光刻刻蚀工艺依次对所述多晶硅栅4和所述栅介质层3进行刻蚀形成由刻蚀后的所述栅介质层3和所述多晶硅栅4叠加形成的栅极结构；被所述栅极结构所覆盖的所述N阱2表面用于形成沟道区。较佳为，所述栅介质层3为栅氧化层。
在形成所述栅极结构之后，还包括进行P型轻掺杂漏注入的步骤，所述P型轻掺杂漏注入在所述栅极结构的两侧分别形成一个P型轻掺杂漏区6，所述P型轻掺杂漏区6和对应的所述栅极结构的所述多晶硅栅4自对准。
之后，在所述栅极结构的侧面形成侧墙5。
步骤三、进行P+源漏注入，该P+源漏注入在所述N阱2表面区域中同时形成所述PMOS晶体管的源区7b和漏区7a以及所述PNPN晶闸管的第一P+掺杂区7b和第二P+掺杂区7c。
所述漏区7a位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区7b位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；由于形成有所述侧墙5，本发明实施例中所述源区7b和所述漏区7a分别和对应侧的所述栅极结构的侧墙5自对准。
所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述第一P+掺杂区7b和所述源区7b为同一掺杂区，所述第二P+掺杂区7c和所述第一P+掺杂区7b相隔一横向距离，所述第二P+掺杂区7c比所述第一P+掺杂区7b更加远离所述栅极结构的第二侧。
较佳为，所述P+源漏注入要求保证使所述第一P+掺杂区7b、所述第一N+掺杂区8和所述第二P+掺杂区7c的最大掺杂浓度远离所述N阱2的顶部表面，以减少所述热击穿对所述N阱2顶部表面的损害。
步骤四、进行N+离子注入在所述N阱2表面区域中形成所述PNPN晶闸管的第一N+掺杂区8，所述第一N+掺杂区8在横向上位于所述第一P+掺杂区7b和所述第二P+掺杂区7c的中间，所述第一N+掺杂区8的一侧和所述第一P+掺杂区7b横向接触，所述第一N+掺杂区8的另一侧和所述第二P+掺杂区7c横向接触。
步骤五、形成金属接触9，漏极通过所述漏区7a的顶部的金属接触9引出；所述PNPN晶闸管的阴极通过所述N阱2顶部的金属接触9引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区7b顶部的金属接触9引出；所述OTP器件的位线通过所述第一N+掺杂区8顶部的金属接触9引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区7c顶部的金属接触9引出。
除了所述位线外，所述OTP器件的阵列结构还包括字线和选择线，所述漏极即为所述选择线相连接，所述多晶硅栅4通过其顶部形成的金属接触9和所述字线相连接。
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区8和所述第一P+掺杂区7b形成的反向PN结使所述位线和所述沟道区之间隔离。
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区8和所述第一P+掺杂区7b形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区8和所述第一P+掺杂区7b之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。较佳为，产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲，也即电流脉冲为极快电流增益的脉冲，极快的电流脉冲增益更容易发生热击穿。其中，热击穿时所述阳极所接的正向电压采用OTP器件的工作级别的电压。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种OTP器件，其特征在于：OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管；
所述PMOS晶体管包括：
N阱，形成于半导体衬底中，所述N阱从所述半导体衬底的顶部表面开始向下延伸一定深度；
栅极结构，包括依次形成于所述半导体衬底上方的栅介质层和多晶硅栅；被所述栅极结构所覆盖的所述N阱表面用于形成沟道区；
形成于所述N阱表面区域中且为P+掺杂的源区和漏区，所述漏区位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；所述漏区的顶部通过金属接触引出漏极；
所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述PNPN晶闸管包括：
由所述源区组成的第一P+掺杂区；
第一N+掺杂区，形成于所述N阱表面区域中且和所述第一P+掺杂区横向接触，所述第一N+掺杂区比所述第一P+掺杂区更加远离所述栅极结构的第二侧；
第二P+掺杂区，形成于所述N阱表面区域中且和所述第一N+掺杂区横向接触，所述第二P+掺杂区比所述第一N+掺杂区更加远离所述栅极结构的第二侧；
所述PNPN晶闸管的阴极通过所述N阱顶部的金属接触引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区顶部的金属接触引出；所述OTP器件的位线通过所述第一N+掺杂区顶部的金属接触引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区顶部的金属接触引出；
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区和所述第一P+掺杂区形成的反向PN结使所述位线和所述沟道区之间隔离；
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区和所述第一P+掺杂区形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区和所述第一P+掺杂区之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。
2.如权利要求1所述的OTP器件，其特征在于：所述第一P+掺杂区、所述第一N+掺杂区和所述第二P+掺杂区的最大掺杂浓度远离所述N阱的顶部表面，以减少所述热击穿对所述N阱顶部表面的损害。
3.如权利要求1所述的OTP器件，其特征在于：产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲。
4.如权利要求1所述的OTP器件，其特征在于：在所述栅极结构的侧面形成有侧墙。
5.如权利要求4所述的OTP器件，其特征在于：所述PMOS晶体管还包括P型轻掺杂漏区，在所述栅极结构的两侧分别形成有一个所述P型轻掺杂漏区，所述P型轻掺杂漏区和所述栅极结构的所述多晶硅栅自对准；所述源区和所述漏区分别和对应的所述栅极结构的侧墙自对准。
6.一种OTP器件的制造方法，其特征在于，OTP器件的单元结构包括PMOS晶体管和PNPN晶闸管，采用如下步骤形成：
步骤一、在半导体衬底中形成N阱；所述N阱从所述半导体衬底的顶部表面开始向下延伸一定深度；
步骤二、在所述半导体衬底表面上方依次形成栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀形成由刻蚀后的所述栅介质层和所述多晶硅栅叠加形成的栅极结构；被所述栅极结构所覆盖的所述N阱表面用于形成沟道区；
步骤三、进行P+源漏注入，该P+源漏注入在所述N阱表面区域中同时形成所述PMOS晶体管的源区和漏区以及所述PNPN晶闸管的第一P+掺杂区和第二P+掺杂区；
所述漏区位于所述栅极结构的第一侧并和所述栅极结构的第一侧自对准，所述源区位于所述栅极结构的第二侧并和所述栅极结构的第二侧自对准；所述PNPN晶闸管位于所述PMOS管的所述栅极结构的第二侧，所述第一P+掺杂区和所述源区为同一掺杂区，所述第二P+掺杂区和所述第一P+掺杂区相隔一横向距离，所述第二P+掺杂区比所述第一P+掺杂区更加远离所述栅极结构的第二侧；
步骤四、进行N+离子注入在所述N阱表面区域中形成所述PNPN晶闸管的第一N+掺杂区，所述第一N+掺杂区在横向上位于所述第一P+掺杂区和所述第二P+掺杂区的中间，所述第一N+掺杂区的一侧和所述第一P+掺杂区横向接触，所述第一N+掺杂区的另一侧和所述第二P+掺杂区横向接触；
步骤五、形成金属接触，漏极通过所述漏区的顶部的金属接触引出；所述PNPN晶闸管的阴极通过所述N阱顶部的金属接触引出；所述PNPN晶闸管的控制极通过所述第一P+掺杂区顶部的金属接触引出；所述OTP器件的位线通过所述第一N+掺杂区顶部的金属接触引出；所述PNPN晶闸管的阳极通过所述第二P+掺杂区顶部的金属接触引出；
所述OTP器件的存储状态包括信息0和信息1两种状态；所述OTP器件的存储状态为信息0时，所述第一N+掺杂区和所述第一P+掺杂区形成的反向PN结使所述位线和所述沟道区之间隔离；
所述OTP器件的存储状态为信息1时，所述第一N+掺杂区和所述第一P+掺杂区形成由热击穿产生的电阻结构，使得所述位线和所述沟道区连通；所述第一N+掺杂区和所述第一P+掺杂区之间的所述热击穿由所述阳极接正向电压、所述阴极接地、所述位线悬浮以及所述控制极接入电流后使所述PNPN晶闸管导通后产生。
7.如权利要求6所述的OTP器件的制造方法，其特征在于：所述第一P+掺杂区、所述第一N+掺杂区和所述第二P+掺杂区的最大掺杂浓度远离所述N阱的顶部表面，以减少所述热击穿对所述N阱顶部表面的损害。
8.如权利要求6所述的OTP器件的制造方法，其特征在于：产生所述热击穿时所述控制极所接入的电流为大小为毫安级、宽度为40纳秒～150纳秒的电流脉冲。
9.如权利要求6所述的OTP器件的制造方法，其特征在于：步骤二中在形成所述栅极结构之后、步骤三的所述P+源漏注入之前，还包括在所述栅极结构的侧面形成侧墙的步骤。
10.如权利要求9所述的OTP器件的制造方法，其特征在于：在步骤二的形成所述栅极结构之后、形成所述侧墙之前，还包括进行P型轻掺杂漏注入的步骤，所述P型轻掺杂漏注入在所述栅极结构的两侧分别形成一个P型轻掺杂漏区，所述P型轻掺杂漏区和对应的所述栅极结构的所述多晶硅栅自对准；后续形成的所述源区和所述漏区分别和对应的所述栅极结构的侧墙自对准。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410409268.0A CN104576648B (zh) | 2014-08-19 | 2014-08-19 | Otp器件及其制造方法 |
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| Publication Number | Publication Date |
|---|---|
| CN104576648A true CN104576648A (zh) | 2015-04-29 |
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ID=53092326
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| Application Number | Title | Priority Date | Filing Date |
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| CN201410409268.0A Active CN104576648B (zh) | 2014-08-19 | 2014-08-19 | Otp器件及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN104576648B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10127993B2 (en) | 2015-07-29 | 2018-11-13 | National Chiao Tung University | Dielectric fuse memory circuit and operation method thereof |
| CN114551237A (zh) * | 2022-04-28 | 2022-05-27 | 广州粤芯半导体技术有限公司 | 集成在半导体结构中的烧录器的制作方法及其版图结构 |
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2014
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| CN104576648B (zh) | 2017-03-29 |
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