CN104576552A - 芯片封装结构及制程 - Google Patents

Abstract

本发明揭示一种芯片封装结构及制程，该结构包括芯片及奈米沈积层，芯片具有电气线路、感光区以及多个电气连接垫，且感光区及电气连接垫是配置于芯片的上表面，而奈米沈积层是覆盖感光区的表面，并曝露出电气连接垫。感光区具有感光功能，电气连接垫是连接电气线路，提供连接外部电路或电气元件。奈米沈积层具有电气绝缘性以及透光性，提供电气绝缘及隔绝保护作用。该制程包括清洗芯片；形成奈米沈积层；以及切刻晶圆以分离芯片。本发明直接利用奈米沈积层包覆方式取代注模，可简化处理工序、降低处理成本、方便生产，进一步缩小封装尺寸。

Description

芯片封装结构及制程

技术领域

本发明是有关于一种芯片封装结构及制程，尤其是利用具有功能性的一层或多层原子沈积层取代注模的芯片封装方式，藉以达到更轻薄短小、简化处理工序、降低处理成本、方便生产，提高良率，并可依需要而加强比如防制EMI、加强散热、重新布局(RDL)、抗反射、抗紫外光(UV)、红外光截止(IRCut)等功能。

背景技术

随着半导体技术的进步，集成电路(Integrated Circuit，IC)的功能愈加强大，不仅电路密度愈高，耗电量也愈大，使得如何加强散热效率、提高抗电磁干扰(Electromagnetic Interference，EMI)的能力、改善电气传导性能都变得更加重要，因而引发封装技术的不断演进，用以安置、固定、密封半导体芯片(Chip)，方便应用于印刷电路板(Printed Circuit Board，PCB)或其它电路基板、载板，进而提供保护作用，强化导热、防止芯片过热而影响电气性能或失效，以符合上述实务上的需求。

在现有技术中，封装技术可包括双排直立式封装(Dual ln-line Package、DIP)、四方平面包封装(Quad Flat Package，QFP)、薄型小尺寸封装(Thin SmallOutline Package，TSOP)、球格阵列封装(Ball Grid Array，BGA)等等，主要是使用由塑料材料构成的封装体以注模(Mold Filling)方式包覆芯片，提供电气绝缘保护及散热，同时利用接脚电气连接至芯片的连接端口以实现电气信号传导。接脚数少的芯片可使用DIP封装，其中接脚是配置于二侧边，一般接脚数最多为数十个，而QFP封装是将接脚配置于四边，所以接脚数更多，可达256。但是对于数百个接脚以上的芯片，则需使用BGA封装，因为是以锡球当作接脚，并且以阵列方式配置于载板的底面。

然而，对于讲求外观更加轻、薄、短、小，且功能更复杂、强大的手机、移动式或手持式电子装置的应用领域而言，BGA封装的载板面积相当大，且焊球需一定的面积，使得整体封装尺寸无法进一步缩小，驱使业界开发出封装尺寸更加短小的芯片级封装(Chip Scale Package，CSP)，通常封装尺寸只大于原有芯片的20%。

但是，上述现有技术的缺点在于，不论是DIP封装、QFP封装、BGA封装、CSP封装，都是先将芯片置于模具中，再注入封装材料包围芯片，并经加热熟化而形成封装体，使得最后产品的纵向高度(厚度)及横向大小(面积)会因模具成形的限制，比如封装材料的流动性、封装体的机械强度，而无法再缩小。

此外，对于具有透光功能的芯片，比如光学影像芯片，还需要额外的工序，一次加装一片玻璃元件，而且在加装过程中，很容易导致芯片被污染或整体结构发生对位偏移等的问题。

因此，很需要一种芯片封装结构及制程，不需注模形成封装体，而是直接利用一层或多层具有功能性的原子沈积层，取代注模的覆盖芯片封装方式，使封装体达到更轻薄短小，并简化处理工序、降低处理成本、方便生产，提高良率，尤其可依需要加强防制EMI、散热,重新布局、抗反射、抗紫外光、红外光截止等等功能，藉以有效解决上述现有技术的问题。

发明内容

本发明的主要目的在于提供一种芯片封装结构，包括芯片以及奈米沈积层，其中芯片具有电气线路、感光区以及多个电气连接垫，且感光区及电气连接垫是配置于芯片的上表面，而奈米沈积层是覆盖感光区的表面，并曝露出电气连接垫。

感光区具有感光功能，而电气连接垫是连接电气线路，并提供连接外部电路或电气元件，比如电路板或其它集成电路芯片。具体而言，感光区可配置于芯片的中央区域，而电气连接垫可位于芯片的外缘周边，围绕感光区的外缘。

奈米沈积层具有电气绝缘性以及透光性，可由氧化物、硅胶、酚醛树脂、聚碳酸酯、压克力树脂、聚亚酰胺树脂、聚四氟乙烯、BT树脂或环氧树脂构成。

本发明的另一目的在于提供一种芯片封装结构，包括芯片、奈米沈积层、线路层以及多个连接凸块，其中线路层的部分下表面覆盖奈米沈积层的外缘，线路层的其余下表面接触芯片，并电气连接至电气连接垫。连接凸块是配置于线路层的上表面，可连接外部电路或电气元件。因此，连接凸块的主要目的是提供较大连接面积，延伸电气连接垫的连接功能，方便连接外部电路或电气元件。

本发明的另一目的在于提供一种芯片封装结构，包括芯片、奈米沈积层、线路层、多个连接凸块以及至少一电子元件，且芯片为集成电路(IC)半导体芯片，具有电气线路以及多个电气连接垫，而奈米沈积层可具有透光性或不透光性。奈米沈积层覆盖芯片的部分表面，且未覆盖电气连接垫。线路层具有电路图案，并覆盖奈米沈积层以及芯片而接触到电气连接垫，连接凸块是配置于线路层上。

因此，电气连接垫电气连接至连接凸块，且在线路层的电路图案上安置电子元件，比如表面黏着元件(SMD)，包含被动RC元件。所以，奈米沈积层可直接当作承载电子元件的基板，简化整体结构。

本发明的又一目的在于提供一种芯片封装制程，包括：清洗晶圆上的多个芯片，且每个芯片具有感光区及多个电气连接垫；在芯片上形成奈米沈积层，包覆除电气连接垫以外的表面区域，并覆盖感光区；以及切刻晶圆以分离芯片，形成具有芯片以及奈米沈积层的芯片级(Chip Scale Package，CSP)封装体。

本发明的另一目的在于提供一种芯片封装制程，包括：清洗晶圆上的多个芯片，且每个芯片具有感光区及多个电气连接垫；在芯片上形成奈米沈积层，覆盖芯片的感光区；形成线路层，覆盖芯片的外缘；形成连接凸块，安置于线路层上；以及切刻晶圆以分离芯片，形成具有芯片、奈米沈积层、线路层以及多个连接凸块的芯片级封装体。

本发明的另一目的在于提供一种芯片封装制程，包括：清洗晶圆上的多个芯片，且每个芯片具有感光区及多个电气连接垫；在芯片上形成奈米沈积层，覆盖芯片的感光区；形成线路层及连接凸块，且线路层覆盖芯片的外缘，而连接凸块是配置于线路层上；贴附电子元件于线路层上而连接凸块；以及切刻晶圆以分离芯片，形成具有芯片、奈米沈积层、线路层、多个连接凸块以及电子元件的芯片级封装体。

本发明是以奈米沈积层包覆方式取代传统注模的封装方式，可大幅缩小封装大小，实现真正的芯片级尺寸的封装方式。此外，还可利用屏蔽和不同奈米沈积材料，以多次沈积方式达到透光、防水、防EMI的目的。

附图说明

图1为显示依据本发明第一实例的芯片封装结构的示意图；

图2为图1的芯片封装结构的上视图；

图3为显示本发明芯片封装结构的应用实例示意图；

图4为显示依据本发明第二实例的芯片封装结构的示意图；

图5为显示依据本发明第三实例的芯片封装结构的示意图；

图6为显示本发明芯片封装制程的操作流程图；

图7为显示本发明另一芯片封装制程的操作流程图；

图8为显示本发明再一芯片封装制程的操作流程图。

其中，附图标记说明如下：

10  芯片

11  感光区

14  电气连接垫

20  奈米沈积层

30  电路板

31  连接焊点

40  线路层

42  连接凸块

50  电子元件

60  镜座

61  盖体

63  镜片

L   光线

S10～S30  步骤

具体实施方式

以下配合图式及元件符号对本发明的实施方式做更详细的说明，以使熟悉本领域的技术人员在研读本说明书后能据以实施。

参考图1，为本发明芯片封装结构的示意图。如图1所示，本发明的芯片封装结构主要包括芯片10以及奈米沈积层20，其中芯片10为比如光学感测芯片，具有电气线路(图中未显示)、感光区11以及多个电气连接垫14，且感光区11以及多个电气连接垫14是配置于芯片10的上表面，而奈米沈积层20是以半导体制程方式覆盖感光区11的表面，亦即奈米沈积层20的横向尺寸是大于或等于感光区11的横向尺寸，以达到覆盖目的。

感光区11具有感光功能，此外其表面可进一步设置多个微透镜(图中未显示)，以加强感光效率，而电气连接垫14连接电气线路，并提供连接外部电路或电气元件，比如电路板或其它集成电路芯片。具体而言，如图2所示，即图1的芯片封装结构的上视图，感光区11可配置于芯片10的中央区域，而电气连接垫14位于芯片10的外缘周边，亦即围绕感光区11的外缘。

奈米沈积层20具有电气绝缘性以及透光性，且可由透光性的疏水性塑料材料构成，比如热塑性或热性塑料，可包含氧化物(Oxide)、硅胶(silicone)、酚醛树脂(Phenolic)、聚碳酸酯(polycarbonate)、压克力树脂(acrylic resin)、聚亚酰胺树脂(Polyimide)、聚四氟乙烯(Polytetrafluorethylene)、BT树脂(Bismaleimide Triazine)或环氧树脂(Epoxy)。由于奈米沈积层20具有疏水性，因此可防止大量水滴沾附，并可利用简单的吹气方式去除水滴。同时奈米沈积层20具有保护感光区11的功能，可防止微粒或灰尘污染感光区11。尤其是，当感光区11具有微透镜时，因为微透镜不具有防刮功能，且微透镜之间的凹陷区很容易聚集污染性的微粒或灰尘，且不易清除，而奈米沈积层20可解决这类问题。

为清楚说明本发明的特征，请进一步参考图3，以显示本发明芯片封装结构的应用实例。在图3中，电路板30，比如印刷电路板，可配置在未被奈米沈积层20覆盖的芯片10的上表面以接触电气连接垫14，并曝露出芯片10的感光区11，或电气连接垫14可经由焊线连接至电路板30的底面。电路板30的正面具有多个连接焊点31，较佳的是配置于电路板30的外缘。

此外，镜座60是安置于电路板30上，且芯片10以及镜座60之间形成空腔，其中镜座60包含盖体61及至少一镜片63，且盖体61及镜片63结合成一体。镜片63对准芯片10的感光区11，且盖体61是藉固定胶而固定于电路板30上。因此，外部的光线L可穿透镜片63而到达奈米沈积层20，并进一步穿透奈米沈积层20而到达感光区11。

除了提供阻隔的保护作用外，奈米沈积层20还可具有低反射性以当作抗反射层，减少或消除反射作用，使得投射到奈米沈积层20的光线能尽可能到达底下的感光区11，藉以提高整体感光效率。较佳的，当作抗反射层的奈米沈积层20可具有120至260nm的厚度。因此，不需额外使用一般现有技术的抗反射膜或抗反射片，再者镜片63不需镀上一般的抗反射膜，简化制作工序，降低制作成本，提高产品可靠度。

不过，要注意的是，图3的应用实例只是方便说明本发明的特点而已，并非用以限定本发明范围，亦即本发明的芯片封装结构实质上可应用到其它领域。

此外，参考图4，为依据本发明第二实例的芯片封装结构的示意图，其中本实例的芯片封装结构包括芯片10、奈米沈积层20、线路层40以及多个连接凸块42，且芯片10以及奈米沈积层20的技术特征类似于图1的实施例，亦即芯片10具有电气线路(图中未显示)、感光区11以及多个电气连接垫14，而奈米沈积层20覆盖感光区11的表面，因此不再赘述。

第二实例芯片封装结构的线路层40为具有电路图案(图中未显示)的金属导电层，且线路层40的部分下表面覆盖奈米沈积层20的外缘，而线路层40的其余下表面接触芯片10，并电气连接至电气连接垫14。连接凸块42是配置于线路层40的上表面，用以连接外部电路或电气元件，因此大效上，连接凸块42主要是延伸电气连接垫14的连接功能，亦即外部电路或电气元件不需直接连接电气连接垫14，是经由连接凸块42而电气连接至电气连接垫14。

由于芯片10外缘区域的大小有限，使得电气连接垫14的最大尺寸约为80x80um，对于焊接某些电气元件而言，接触面积不够而影响电气功能，而连接凸块42是在线路层40上形成，所以连接凸块42的尺寸可达120x120um，或甚至150x150um，可大幅提高后续焊接工序的良率。同样的，第二实施例的芯片封装结构可如第一实施例进一步应用于连接镜座，形成光学感测模块，藉以改善整体结构，提高感光效率。

请进一步参考图5，为本发明第三实例的芯片封装结构的示意图。如图5所示，第三实例的芯片封装结构包括芯片10、奈米沈积层20、线路层40、多个连接凸块42以及至少一电子元件50，其中芯片10为集成电路(IC)半导体芯片，且奈米沈积层20可具有透光性或不透光性。具体而言，芯片10具有电气线路(图中未显示)以及多个电气连接垫14。奈米沈积层20覆盖芯片10的部分表面，并曝露出该电气连接垫14。线路层40具有电路图案，并覆盖奈米沈积层20以及芯片10而接触到电气连接垫14。连接凸块42是配置于线路层40上，因此电气连接垫14以及连接凸块42形成电气连接。此外，电子元件50是安置于线路层40的电路图案上，比如表面黏着元件(SMD)，包含被动RC元件。

因此，奈米沈积层20的主要目的在于提供芯片10隔绝保护以及电气绝缘作用，防止芯片10被微粒或灰尘污染，而奈米沈积层20其它技术特征类似于上述图1的实施例，不再赘述。由于应用领域的电子元件50是直接焊接于奈米沈积层20上的线路层40，可大幅简化应用装置的整体结构，缩小尺寸。

此外，本发明进一步提供芯片封装制程，如图6所示，其中本发明芯片封装制程的操作流程是从步骤S10开始，主要是先清洗晶圆上的多个芯片，且每个芯片具有电气线路、感光区以及多个电气连接垫，其中感光区及电气连接垫是配置于芯片的上表面。

接着，进行步骤S20，在每个芯片的表面上形成奈米沈积层，覆盖芯片中除电气连接垫以外的区域，亦覆盖感光区并曝露出电气连接垫。奈米沈积层的组成可包含氧化物、酚醛树脂、环氧树脂、聚亚酰胺树脂、聚四氟乙烯或BT树脂，并可藉化学气相沈积(CVD)方式，或旋转涂布及熟化处理方式而沈积在芯片上，尤其是可在较低的温度下形成，比如50～70℃，能避免影响感光区11的光电特性，并提供电气绝缘功能。

最后，进入步骤S30，切刻晶圆以分离每个芯片。

另外，参考图7，为本发明另一芯片封装制程的操作流程。如图7所示，本发明的芯片封装制程包括依序进行的步骤S10、S20、S22、S24以及S30，其中步骤S10、S20以及S30如同图6的芯片封装制程，在此不再赘述。与图6的制程之间的差异在于，图7的芯片封装制程额外包含步骤S22以及S24。具体而言，步骤S22是在步骤S20后进行，主要是在奈米沈积层以及芯片上形成线路层，用以覆盖奈米沈积层的外缘并接触到电气连接垫，完成线路的布置。接着进行步骤S24，在线路层上形成多个连接凸块，用以连接外部电路或电气元件。

此外，请参考图8，本发明芯片封装制程的操作流程图包括依序进行的步骤S10、S20、S26、S28以及S30，其中步骤S10、S20以及S30如同图6的芯片封装制程，不过本实施例的芯片不包含感光芯片，亦即不具有感光区，其余技术特征相类似，因而不再赘述。

与图6的制程之间的差异在于，图8的芯片封装制程额外包含步骤S26以及S28。具体而言，在步骤S26中形成线路层及多个连接凸块，且线路层覆盖奈米沈积层的外缘并接触到电气连接垫，而连接凸块是在线路层上形成。接着，在步骤S28中，利用表面黏着技术(Surface Mount Technology，SMT)将表面黏着元件(SMD)的电子元件，比如被动RC元件，平贴焊接至连接凸块，形成所需电路。

综上所述，本发明的主要特点在于利用奈米沈积方式取代注模制程，直接将奈米沈积层包覆芯片，提供电气绝缘及隔绝保护作用，使得封装尺寸可大幅缩减，能达到只比芯片大数百(250nm)奈米的真正芯片级封装(CSP)尺寸，尤其是封装厚度只有芯片本身厚度加上奈米沈积层厚度而已，进而实现透光、防水、防电磁干扰(EMI)的功能。因此，本发明具有制程更简易、良率更高，且成本更低的效果，确实具有产业利用性。

以上所述仅为用以解释本发明的较佳实施例，并非企图据以对本发明做任何形式上的限制。因此，凡有在相同的发明精神下所作有关本发明的任何修饰或变更，皆仍应包括在本发明意图保护的范畴。

Claims (12)

1.一种芯片封装结构，其特征在于，包括：

一芯片，为一光学感测芯片，具有一电气线路、一感光区以及多个电气连接垫，且该感光区及该电气连接垫是配置于该芯片的一上表面，其中该感光区具有感光功能，而该电气连接垫用以连接外部电路或电气元件；以及

一奈米沈积层，具有电气绝缘性以及透光性，覆盖该感光区，并曝露出该电气连接垫，且该奈米沈积层是由透光性的疏水性塑料材料构成。

2.如权利要求1所述的芯片封装结构，其特征在于，该感光区配置于该芯片的中央区域，而该电气连接垫是位于该芯片的外缘周边，且该塑料材料包含氧化物(Oxide)、硅胶(silicone)、酚醛树脂(Phenolic)、聚碳酸酯(polycarbonate)、压克力树脂(acrylic resin)、聚亚酰胺树脂(Polyimide)、聚四氟乙烯(Polytetrafluorethylene)、BT树脂(Bismaleimide Triazine)或环氧树脂(Epoxy)。

3.如权利要求1所述的芯片封装结构，其特征在于，该感光区的表面设置多个微透镜，且该奈米沈积层具有低反射性，当作一抗反射层，而该奈米沈积层的厚度为120至260nm。

4.如权利要求1所述的芯片封装结构，其特征在于，进一步包括：

一线路层，为具有一电路图案的一金属导电层，且该线路层的部分下表面覆盖该奈米沈积层的外缘，而该线路层的其余下表面接触该芯片，并电气连接至该电气连接垫；以及

多个连接凸块，是配置于该线路层的上表面，用以连接该外部电路或该电气元件。

5.一种芯片封装结构，其特征在于，包括：

一芯片，为集成电路(IC)半导体芯片，具有一电气线路以及多个电气连接垫，且该电气连接垫是配置于该芯片的一上表面，其中用以连接外部电路或电气元件；

一奈米沈积层，具有透光性或不透光性，覆盖该芯片的部分表面，并曝露出该电气连接垫，且该奈米沈积层具有电气绝缘性，并由疏水性塑料材料构成；

一线路层，为具有一电路图案的一金属导电层，且该线路层的部分下表面覆盖该奈米沈积层的外缘，而该线路层的其余下表面接触该芯片，并电气连接至该电气连接垫；

多个连接凸块，是配置于该线路层的上表面，用以连接该外部电路或该电气元件；以及

至少一电子元件，为表面黏着元件(SMD)，是安置于该线路层的电路图案上。

6.如权利要求5所述的芯片封装结构，其特征在于，该塑料材料包含氧化物、硅胶、酚醛树脂、聚碳酸酯、压克力树脂、聚亚酰胺树脂、聚四氟乙烯、BT树脂或环氧树脂。

7.一种芯片封装制程，其特征在于，包括：

一清洗步骤，清洗一晶圆上的多个芯片，且每个芯片具有一电气线路、一感光区以及多个电气连接垫，其中该感光区及该电气连接垫是配置于该芯片的上表面；

一奈米沈积层形成步骤，利用化学气相沈积(CVD)方式，或旋转涂布及熟化处理方式，在每个芯片的表面上形成一奈米沈积层，覆盖该感光区并曝露出该电气连接垫，且该奈米沈积层具有电气绝缘性以及透光性；以及

一切割步骤，切刻该晶圆以分离每个芯片。

8.如权利要求7所述的芯片封装制程，其特征在于，该芯片为一集成电路半导体芯片，该电气连接垫是位于该芯片的外缘周边，且该塑料材料包含氧化物、硅胶、酚醛树脂、聚碳酸酯、压克力树脂、聚亚酰胺树脂、聚四氟乙烯、BT树脂或环氧树脂。

9.如权利要求7所述的芯片封装制程，其特征在于，进一步在该奈米沈积层形成步骤后包括：

一线路层形成步骤，在该奈米沈积层以及该芯片上形成一线路层，用以覆盖该奈米沈积层的外缘并接触到该电气连接垫；以及

一连接凸块形成步骤，在该线路层上形成多个连接凸块，用以连接该外部电路或该电气元件。

10.一种芯片封装制程，其特征在于，包括：

一清洗步骤，清洗一晶圆上的多个芯片，且每个芯片具有一电气线路以及多个电气连接垫，其中该电气连接垫是配置于该芯片的上表面；

一奈米沈积层形成步骤，利用化学气相沈积方式，或旋转涂布及熟化处理方式，在每个芯片的表面上形成一奈米沈积层，并曝露出该电气连接垫，且该奈米沈积层具有电气绝缘性；以及

一切割步骤，切刻该晶圆以分离每个芯片。

11.如权利要求10所述的芯片封装制程，其特征在于，该芯片为一光学感测芯片，该感光区配置于该芯片的中央区域，而该电气连接垫是位于该芯片的外缘周边，且该塑料材料包含氧化物、硅胶、酚醛树脂、聚碳酸酯、压克力树脂、聚亚酰胺树脂、聚四氟乙烯、BT树脂或环氧树脂。

12.如权利要求10所述的芯片封装制程，其特征在于，进一步在该奈米沈积层形成步骤后包括：

一形成线路层及连接凸块步骤，在该奈米沈积层上形成一线路层，用以覆盖该奈米沈积层的外缘并接触到该电气连接垫，且在该线路层上形成多个连接凸块；以及

一电子元件连接步骤，利用表面黏着技术(Surface Mount Technology，SMT)，将至少一表面黏着元件的电子元件，平贴焊接至该连接凸块。