CN104541223B - 使用高阻抗电压源控制开关的阻抗以提供更有效钟控 - Google Patents
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Abstract
一种集成电路的时钟系统包括形成开关的第一晶体管(502)和第二晶体管(504)，所述开关在使所述时钟系统(Clk)在谐振操作模式与非谐振操作模式之间切换时使用。在谐振模式下，电感器与所述时钟系统的电容形成谐振电路。当所述开关闭合时，所述开关接收时钟信号(Clk)并且将所述时钟信号供应至所述电感器，并且当所述开关断开时，所述开关使所述电感器与所述时钟系统断开连接。第一高阻抗电压源(501)和第二高阻抗电压源(503)将相应第一电压和第二电压供应至所述开关，并且所述第一晶体管的栅极电压随所述时钟信号在所述第一电压周围转变，并且所述第二晶体管的栅极电压随所述时钟信号在所述第二电压周围转变，以使得为所述第一晶体管和第二晶体管维持接近恒定超驰电压。
Description
技术领域
所公开的实施方案涉及钟控系统，并且更具体地涉及用于在钟控系统的操作模式之间进行切换的开关。
背景技术
功率消耗是电路设计的关键方面。这对电池供电的移动系统尤其如此。所不希望的功率损失的许多来源可发现于集成电路中，如晶体管中的漏泄电流和归因于不合需要的电阻负载或电容负载的功率损失。虽然功率消耗在移动电池供电的装置中是关键的，但是功率消耗在其它环境中也是重要的，如其中每个处理器的功率节省增加许多倍的服务器群。因此，提高集成电路操作的效率对于延长电池寿命并且更一般来说对于减少能量消耗是合乎需要的。
本发明的公开内容
在一些实施方案中，设备包括开关，开关被耦接以在闭合时在开关的输入节点处接收时钟信号并且在开关的输出节点处供应时钟信号。第一高阻抗电压源被耦接以向开关的第一晶体管的第一栅极节点供应第一电压。
在一些实施方案中，方法包括从耦接至开关的第一晶体管的栅极的第一高阻抗电压源供应第一电压。从耦接至开关的第二晶体管的栅极的第二高阻抗电压源供应第二电压。当开关闭合时，将时钟信号供应至第一晶体管和第二晶体管的相应第一载流节点，并且第一晶体管和第二晶体管的相应第二载流节点将时钟信号供应至电感器。
在一些实施方案中，集成电路的时钟系统包括具有第一晶体管和第二晶体管的开关。当开关闭合时，开关接收时钟并且将时钟信号供应至电感器。电感器在开关闭合时与集成电路的时钟系统的电容形成谐振电路，并且在开关断开时与时钟系统的电容断开连接。第一高阻抗电压源和第二高阻抗电压源将相应第一电压和第二电压供应至开关，以使得为第一晶体管的第一栅极节点维持第一接近恒定超驰电压，并且为第二晶体管的第二栅极节点维持第二接近恒定栅极超驰电压。
在一些实施方案中，使用选择性地将电感器耦接至时钟系统的第一电路来实现低导通电阻。电路包括将电感器的第一端子耦接至第一电源电压的第一晶体管和将电感器的第一端子耦接至第二电源电压的第二晶体管。
附图简述
通过参看附图，可以更好地理解本发明，并且可以使本发明的众多目标、特征和优点对于本领域的技术人员来说显而易见。
图1示出根据一些实施方案的支持谐振钟控和常规钟控二者的双模式钟控系统的简化模型。
图2示出根据一些实施方案的示例性时钟电压和模式开关电流波形。
图3示出根据一些实施方案的模式开关的简化模型。
图4示出根据一些实施方案的模式开关分级权衡。
图5示出根据一些实施方案使用高阻抗电压源驱动模式开关的栅极端子的简化示意图。
图6A示出根据一些实施方案当模式开关闭合时相对于时钟电压的nFET和pFET栅极电压。
图6B示出根据一些实施方案当模式开关断开时相对于时钟电压的nFET和pFET栅极电压。
图7示出根据一些实施方案的产生开关的栅极电压的高阻抗电压发生器的示例性开关电容器实现方式。
图8示出根据一些实施方案的产生开关的栅极电压的高阻抗电压发生器的示例性开关电容器实现方式。
图9示出基于模式开关的位置来实现低导通电阻的实施方案。
在不同图中使用相同参考符号指示类似或相同项目。
实施本发明的方式
将高阻抗电压源用于在谐振钟控系统中使用的开关的栅极端子减小开关针对给定开关宽度的接通电阻并且在开关断开时提供通过开关的减少的漏泄，从而提高多个频率下的钟控效率。
在现今大多数高性能数字电路中，由于连接至时钟网络的大量寄生电容，时钟分配网络占总功率消耗的相当大的部分。实施更节能时钟分配的一种技术是谐振钟控。
图1示出根据一些实施方案的谐振时钟系统100的简化模型。谐振时钟系统100可为微处理器、图形处理器或具有时钟系统的其它集成电路的一部分。谐振时钟系统100的明显特征是使用与寄生网络电容(C)103并联连接的电感(L)101。时钟驱动器102的作用是只补充在由电感器101和寄生网络103形成的LC系统的寄生电阻中损失的能量。因此，谐振时钟依赖于有效LC谐振来获得能量效率。对于没有寄生电阻的理想电感器和互连件，时钟网络将在零能量散逸下振动。谐振钟控在接近于谐振频率的频率下最有效。
在比谐振频率低得多的频率下驱动谐振时钟网络产生妨碍处理器的正确操作的畸形时钟波形。现代微处理器在设计成在单一频率下谐振的纯谐振时钟网络不能支持的频率范围内操作。解决广泛频率范围的一种方法使用双时钟操作模式。在接近谐振频率的频率下，处理器以谐振时钟模式操作。在谐振钟控可稳健地操作的范围之外的频率下，时钟系统以常规模式或非谐振模式运作。谐振模式与非谐振模式之间的切换使用与电感器101串联的模式开关104。模式开关104在谐振操作(rclk)期间闭合以形成LC电路并且在常规模式(cclk)中断开以便使电感器与时钟系统断开连接。出于本文中的目的，模式开关104(MSw)如图1中示出定位。使用模式开关104提供双模式时钟的所需功能，但是增大LC储能电路的电阻，从而降低谐振钟控效率。
图2示出与模式开关104相关联的示例性时钟电压201和电流波形203。在图1的实施方案中，模式开关104包括pFET装置107和nFET装置109。时钟电压在其循环期间从接地转变到Vdd，并且因此，当时钟信号接近Vdd(接地)从而造成电阻增大时，nFET(pFET)装置经历显著减小的栅极超驰电压。栅极超驰电压是栅极与源极之间的电压(Vgs)超过阈值电压的部分。因此，当时钟信号处于其最高电压、近似Vdd时，源极电压与栅极电压之间的差异(当nFET接通时)处于最小值。由减小的栅极超驰电压造成的增大的电阻可使用较大开关来减小。
图3示出模式开关的简化图。模式开关104包括栅极至漏极电容(Cgd)301和302以及栅极至源极电容(Cgs)303和304。另外，开关104包括示出为电阻305的电阻。由于流经电阻模式开关104和电感器101的较高电流，较大开关增大时钟网络上的电容负载，从而不仅增加常规模式下而且增加谐振模式下的耗散。图4示出开关的开关电阻与电容负载之间的权衡，这导致整个系统的显著低效率。权衡与开关尺寸有关。较小开关由于减小的负载而提供较高常规时钟效率，例如与403相比在401处。较大开关提供高达某一点的改进的谐振钟控性能，例如与405相比在407处。因此，试图获得一种操作模式例如谐振钟控的效率牺牲非谐振操作模式下的效率，反之亦然。
向时钟网络提供的模式开关电阻与电容负载之间的权衡所导致的低效率的一种现有解决方案是使用低阈值电压(Vth)装置。然而，所述技术不提供显著电阻减小，尤其在其中功率效率对于获得改进的性能尤其重要的较高电压下。与使用模式开关相关联的另一个问题是漏泄电流。使用低接通电阻模式开关意味着在模式开关关断时通过它的漏泄电流较高。使用低Vth装置减小接通/关断电流比，从而增加在模式开关断开时通过开关的漏泄。通过开关的较高漏泄导致另外的不合需要的功率耗散。
因此，一些实施方案通过以下方式解决低Vth装置的缺点：通过显著减小模式开关104在给定开关宽度下的接通电阻来提高模式开关104的帕累托效率。减小的电阻可用于提高谐振模式下的效率，或通过模式开关宽度减小来权衡以改进常规模式钟控。它还允许减小在模式开关断开时通过开关的漏泄。
图5示出减小模式开关104在给定开关宽度下的接通电阻并且在开关断开时提供通过模式开关的减少的漏泄的实施方案的简化示意图。代替干线内信号驱动模式开关104的栅极，高阻抗电压源Vgn 501和Vgp 503用于允许栅极电压随着模式开关104的源极电压/漏极电压转变。使用高阻抗电压源允许获得关于模式开关104的设计的更好帕累托效率。因为栅极端子在AC意义上可被认为是浮动端子，并且在最佳情况下，时钟节点上的负载从2Cdg(根据图3)下降至Cdg，所以使用高阻抗电压源还允许在常规模式下时减小时钟网络上的负载的附加益处。假设Cdg近似等于Csg。如果栅极是浮动的并且模式开关关断，那么存在由两个串联电容器组成的两个并联路径。这些路径中的每一个的电容是大约Cdg/2并且因而，所得电容是Cdg。
图6A示出当模式开关104闭合以处于谐振模式下时，模式开关的nFET装置和pFET装置的施加栅极电压以及时钟信号的波形。注意到栅极信号601和603如何随着时钟信号605转变，从而维持导通晶体管中的接近恒定栅极超驰，同时确保不超过可靠性限度。几乎或基本上恒定意味着在典型实施方案中，取决于系统的需要，栅极超驰电压变化不超过例如大约10％或更小。栅极超驰的变化量取决于电源的阻抗。如果电源阻抗无限高，栅极超驰实际上将几乎恒定(例如，小于1％变化)。随着阻抗变低，栅极电压较少地追随源极电压/漏极电压，直到最终当电源具有零阻抗时，栅极电压完全不追随源极漏极电压。因此，取决于阻抗，一些实施方案可具有变化超过10％的栅极超驰但是变化对于提高模式开关的电导率来说足够小。
仍然参看图6A，在使用高阻抗电压源时，例如以栅极信号601示出的栅极电压追随时钟信号605。图6A示出栅极电压与时钟信号同步地在由电源Vgn 501供应的电压电平602周围转变。由于从源极和漏极经过Cgd和Cgs(参见图3)进入栅极所经历的阻抗，栅极信号追随时钟信号。如果例如阻抗较低，例如是零阻抗，那么栅极将恰好束缚于此电压，不论栅极和源极电压转变如何。另一方面，如果阻抗较高，那么在Cgd和Cgs与电源电阻串联情况下，经历高通滤波器。对于高频率时钟，几乎所有电压转移至栅极节点。当然，在具有高通滤波器情况下，如果时钟实际上较慢，电源电压需要非常大的阻抗以允许栅极电压追随。
图6B示出模式开关104断开时模式开关104在具有高阻抗电压源情况下的操作。注意到栅极信号611和613随着时钟信号615转变，从而维持导通晶体管中的接近恒定栅极超驰，同时确保不超过可靠性限度。使用高阻抗电压源将大幅减少处于断开状态时的漏泄，图6B示出。
高阻抗电压源可通过若干技术产生，其中之一是使用电荷泵来获得所需电压电平。另外，虽然图6A针对nFET的栅极电压(Vgn)示出1.5Vdd的DC电平并且针对pFET的栅极电压(Vgp)示出-0.5Vdd的DC电平，但是电压电源的适当电压设置可基于特定设计的要求来选择。如图6B中示出，注意到当模式开关断开时，栅极端子上的波形611和613的电压摆幅较小。这种情况是所预期的，因为开关连接至电感器的一侧并未切换，并且替代地用于减小耦合电压的振幅。因此，电压Vgn和Vgp应根据可靠性限制来设定。
图7和8分别示出在高输出阻抗下获得1.5Vdd和-0.5Vdd电压的实施方案。图7的电荷泵实施方案利用时钟信号来在图7示出的相1和相2中交替开关的断开/闭合状态。在相1中，开关701、703和706闭合以对串联配置的电容器707和709进行充电。在相2中，开关711、713、715和717闭合，以将Vdd配置成与并联电容器707和709串联，从而允许供应1.5Vdd的电压。为了获得较高输出阻抗，可使用较低频率时钟来使开关在两个相之间切换，因为输出阻抗与开关频率逆相关。
图8示出利用时钟信号来在相1和相2中交替开关的断开/闭合状态的电荷泵实施方案。在相1中，开关801、803和805闭合以对串联的电容器807和809进行充电。在相2中，开关813、815和817闭合以允许从并联配置的电容器807和809供应-0.5Vdd的电压。当然，图7和8中的具体电压值是示例性的并且其它电压值可根据特定系统的需要来选择以被供应。
本文描述的实施方案提供若干优点，包括在装置的可靠性限制内操作时模式开关104的减小的接通电阻，和在装置的可靠性限制内操作时模式开关104的增大的关断电阻(减少漏泄)。大幅减少漏泄还允许将甚至更低Vth装置用于模式开关，同时仍然避免通过漏泄电流的大量功率损失。此外，在常规(非谐振)模式下，将高阻抗栅极驱动器用于模式开关减小时钟节点上的电容负载，从而允许提高能量效率。
减小的接通电阻通过模式开关104的nFET装置和pFET装置上的较高栅极超驰来获得。可靠性限制通过使用高阻抗电压源来满足，这允许源极和漏极的电压耦合至栅极端子中，以允许它随着源极/漏极转变，从而维持基本上恒定栅极超驰，不论时钟电压电平如何。
当模式开关104断开时，装置在深截断下操作，与常规技术相比，漏泄大幅减少。这提高时钟系统在常规模式下的能量效率。在一些实施方案中，在多个模式开关之间共用高阻抗电源。在一些实施方案中，根据系统需求如高阻抗电源为特定数目的开关供电的能力来确定共用高阻抗电源的模式开关的数目。还注意到，在从谐振模式切换至非谐振模式时，电源由开关(未在图5中示出)切换，这样-0.5Vdd流至nFET并且1.5Vdd流至pFET。
一些实施方案通过以下方式解决由于模式开关中的栅极超驰较低造成的I2R损失增大的问题：重新定位模式开关104以使得模式开关104的nFET装置和pFET装置在较高栅极超驰下导通，并且在这样做时提供在给定模式开关宽度下的较低导通电阻。当pFET 901接通以处于谐振模式下时，存在较高超驰，因为当栅极电压较低时，漏极电压和源极电压接近Vdd。对于pFET 903类似，当源极和漏极较低时，栅极电压较高。
图9示出这类实施方案的简化表示。模式开关使用pFET 901和nFET 903实施为标头-标尾组合。FET 901和903在谐振模式下接通并且在非谐振模式下关断。注意到，与图5示出的具有来自图7和8示出的电荷泵的升高电源电压的FET 502和504相比，FET 901和903使用在电源线电压内的电压。可包括电容器907和909以确保电感器101的n2节点在AC意义上接地。这避免跨越电感器的DC下降(这将导致电流积累)，以使得节点n2具有时钟信号的自然DC值，并且同时在谐振频率下提供极低阻抗，以使得电感器101和时钟网络负载看起来像并联LC储能电路，其中电容器907和909似乎类似于接地连接。与图1示出的开关配置相比，图9示出的配置中获得的栅极较高超驰和较低导通电阻对于使用在电源线电压内的电压的电路来说是显著更好的。然后，减小的导通电阻可用于达到模式开关的导通电阻与归因于模式开关的寄生负载之间的更大帕累托最佳权衡。
尽管在描述本文的实施方案时已经一般地假定电路和物理结构，但应充分意识到，在现代半导体设计和制造中，物理结构和电路可具体实施在用于随后的设计、模拟、测试或制造阶段的计算机可读介质中，如数据结构。例如，这类数据结构可编码电路或电路系统的功能描述。功能描述数据结构可例如以寄存器传送语言(RTL)、硬件描述语言(HDL)、Verilog，或用于设计、摸拟和/或测试的某种其它语言来编码。对应于本文描述的实施方案的数据结构还可例如以图形数据库系统II(GDSII)数据来编码，并且对用于用以制造集成电路的光掩模生产的集成电路布局和/或信息进行功能描述。含有本文描述的实施方案的功能描述方面的其它数据结构可用于制造过程中的一个或多个步骤。
计算机可读介质包括有形计算机可读介质，例如磁盘、磁带，或其它磁性、光学或电子存储介质。计算机可读介质上除了具有电路、系统和方法的编码之外，计算机可读介质还可存储可用于实施本文描述的实施方案或其部分的指令以及数据。数据结构可由在一个或多个处理器上执行的软件、在硬件上执行的固件，或软件、固件和硬件的组合用作设计、摸拟、测试或制造阶段的一部分。
本文陈述的实施方案的描述是说明性的，并且不旨在限制如以上权利要求书中陈述的本发明的范围。例如，本发明的实施方案在范围上不限于微处理器。实际上，本文描述的解决方案适用于一般集成电路。在不背离如以上权利要求书陈述的本发明的范围的情况下，可基于本文陈述的描述对本文所公开的实施方案做出其它变化和修改。
Claims (21)
1.一种使用高阻抗电压源控制开关的阻抗以提供更有效钟控的装置，其包括：
开关，其被耦接以在所述开关闭合时，在所述开关的输入节点处接收时钟信号并且在所述开关的输出节点处供应所述时钟信号；
电感器，其与所述开关串联连接，其中当所述开关闭合时，时钟系统能在谐振模式下操作，并且当所述开关断开时，所述时钟系统能在非谐振模式下操作；
第一高阻抗电压源，其被耦接以将第一电压供应至所述开关的第一晶体管的第一栅极节点；以及
第二高阻抗电压源，其被耦接以将第二电压供应至所述开关的第二晶体管的第二栅极节点。
2.如权利要求1所述的装置，其中所述第一栅极节点处的第一栅极电压根据所述时钟信号在所述第一电压周围转变。
3.如权利要求2所述的装置，其中当所述开关闭合时，所述第一栅极电压根据所述时钟信号在所述第一电压周围的所述转变较大。
4.如权利要求1所述的装置，其中所述第二栅极节点处的第二栅极电压根据所述时钟信号在所述第二电压周围转变。
5.如权利要求4所述的装置，其中当所述开关闭合时，所述第二栅极电压根据所述时钟信号在所述第二电压周围的所述转变较大。
6.如权利要求1所述的装置，其中为所述第一栅极节点维持接近恒定栅极超驰电压，并且为所述第二栅极节点维持第二接近恒定栅极超驰电压。
7.如权利要求1所述的装置，其中所述第一高阻抗电压源包括开关电容器电路。
8.如权利要求7所述的装置，其中所述开关电容器电路由第二时钟信号来钟控，所述第二时钟信号比在操作的所述谐振模式下供应至所述开关的所述时钟信号缓慢。
9.如权利要求1所述的装置，其中所述开关包括p沟道场效应晶体管和n沟道场效应晶体管。
10.一种使用高阻抗电压源控制开关的阻抗以提供更有效钟控的方法，其包括：
从耦接至开关的第一晶体管的栅极的第一高阻抗电压源供应第一电压；
从耦接至所述开关的第二晶体管的栅极的第二高阻抗电压源供应第二电压；以及
当所述开关闭合时，将时钟信号供应至所述第一晶体管和所述第二晶体管的相应第一载流节点，并且将所述时钟信号从所述第一晶体管和所述第二晶体管的相应第二载流节点供应至电感器。
11.如权利要求10所述的方法，其还包括：
在由所述第一晶体管和所述第二晶体管形成的所述开关闭合的情况下，使时钟系统在谐振模式下操作，并且在所述开关断开的情况下，使所述时钟系统在非谐振模式下操作。
12.如权利要求10所述的方法，其中所述第一晶体管的所述栅极处的栅极电压根据所述时钟信号的转变在所述第一电压周围转变。
13.如权利要求11所述的方法，其中与所述开关断开相比，在所述开关闭合的情况下，所述栅极电压在所述第一电压周围的电压摆幅更大。
14.如权利要求10所述的方法，其进一步包括维持所述第一晶体管的所述栅极处的恒定栅极超驰电压。
15.如权利要求10所述的方法，其进一步包括从开关电容器电路供应所述第一电压。
16.如权利要求15所述的方法，其进一步包括将第二时钟信号供应至所述开关电容器电路，所述第二时钟信号比在操作的谐振模式下供应至所述开关的所述时钟信号缓慢。
17.一种集成电路，其包括：
开关，其包括第一晶体管和第二晶体管，所述开关被耦接以在所述开关闭合时接收时钟信号并且将所述时钟信号供应至电感器；
所述电感器，其在所述开关闭合时与所述集成电路的时钟系统的电容形成谐振电路，并且在开关断开时与所述时钟系统的电容断开连接；
第一高阻抗电压源和第二高阻抗电压源，其将相应第一电压和第二电压供应至所述开关，以使得为所述第一晶体管的第一栅极节点维持第一接近恒定超驰电压，并且为所述第二晶体管的第二栅极节点维持第二接近恒定栅极超驰电压。
18.如权利要求17所述的集成电路，其中，所述第一栅极节点处的栅极电压与所述时钟信号同步在所述第一电压周围转变并且所述第二栅极节点处的栅极电压与所述时钟信号同步在所述第二电压周围转变。
19.如权利要求18所述的集成电路，其中与所述开关断开相比，在所述开关闭合的情况下，在所述第一栅极节点处的所述转变较大。
20.一种集成电路，其包括：
电感器；以及
第一电路，其选择性地将所述电感器耦接至时钟系统，其中所述第一电路包括将所述电感器的第一端子耦接至第一电源电压的第一晶体管和将所述电感器的所述第一端子耦接至第二电源电压的第二晶体管，
其中所述第一晶体管和所述第二晶体管在谐振模式下接通以将所述电感器耦接至所述时钟系统并在非谐振模式下关断以将所述电感器与所述时钟系统脱开耦接，其中所述时钟系统能在所述谐振模式下和所述非谐振模式下操作。
21.如权利要求20所述的集成电路，其还包括：
第一电容器，其在所述第一晶体管的第一节点处被耦接至所述电感器的所述第一端子并在所述第一晶体管的第二节点处耦接至所述第一晶体管；以及
第二电容器，其在所述第二晶体管的第一节点处被耦接至所述电感器的所述第一端子并在所述第二晶体管的第二节点处被耦接至所述第二晶体管。
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