CN104539294A - 一种用于Turbo码和LDPC码译码器的地址生成器 - Google Patents

Abstract

本发明属于专用指令集处理器技术领域，具体为一种用于Turbo码和LDPC码译码器的地址生成器。该地址生成器能够为多种无线通信标准中的Turbo码和LDPC码生成地址，包括LTE/UMTS/WiMAX/WIFI等。该地址生成器采用混合式结构，主要包括指令存储器、取指令模块、预译码模块、多模式地址计算数据通路和数据存储器等部分；其中，多模式地址计算数据通路可以根据配置信息形成不同的流水线结构，根据指令执行地址计算。本发明相比于一般的地址生成器覆盖的标准范围更广，能够为Turbo码和LDPC码生成地址。

Description

一种用于Turbo码和LDPC码译码器的地址生成器

技术领域

本发明涉及专用指令集处理器技术领域，具体的说，涉及一种用于Turbo码和LDPC码译码器的地址生成器。

背景技术

Turbo码是一种具有较强纠错性能的纠错码，广泛应用于无线通信中。相关的标准包括全球移动通信系统(UMTS)[1]、长期演进(LTE)[2]、全球微波互联接入(WiMAX)[3]

LDPC码是无线通信中广泛应用的一种纠错码。相关的标准包括全球微波互联接入(WiMAX)[3]、无线局域网(WIFI)[4]。

在目前已有的地址生成器中，主要是针对Turbo码地址生成器的ASIC设计【5】，无法通过指令对译码过程进行控制，且在灵活性方面比较受限。而且现有技术中一般都是采用专用电路来实现地址生成。

发明内容

本发明的目的在于提供一种用于Turbo码和LDPC码译码器的地址生成器，该生成器能够支持多种主流无线通信标准中的Turbo码和LDPC码译码过程中的实时地址生成，并且能够支持未定义标准中的Turbo码和LDPC码译码过程中的地址生成。

本发明提供一种用于Turbo码和LDPC码译码器的地址生成器，其采用混合式结构，包括指令存储器、取指令模块、预译码模块、取操作数数模块、多模式地址计算数据通路、通用寄存器、地址寄存器、LTE专用寄存器、配置寄存器和递交模块；其中：所述多模式地址计算数据通路包括查找表—乘法模块、除法模块、加比选模块、取模模块、数据存储器和加比选1模块，它们由配置寄存器进行配置，在不同的配置条件下这些计算数据通路形成不同的连接关系，从而完成不同的地址计算功能；多模式地址计算数据通路的连接具体为：查找表—乘法模块的数据和指令被发送到除法模块、加比选模块和取模模块，除法模块的数据和指令被发送到加比选模块和递交模块，加比选模块的数据和指令被发送到取模模块、除法模块和递交模块，取模模块的数据被发送到加比选模块、递交模块、预译码模块、通用寄存器、地址寄存器和取操作数模块，数据存储器模块的数据被发送到查找表—乘法模块、取模模块、加比选模块和递交模块，加比选1模块的输出发送到通用寄存器、LTE专用地址寄存器、地址寄存器、除法模块和取操作数模块；

所述地址生成器中，取指令模块从指令存储器中获取指令，并将指令发送给预译码模块；预译码模块对指令进行预译码，检测跳转之类的指令，并将其他指令发送给取操作数模块；取操作数模块根据指令从通用寄存器和地址寄存器中获取操作数，并根据配置寄存器中的内容将所获取的操作数以及指令发往查找表—乘法模块、地址寄存器以及数据存储器；所述递交模块和指令存储器、取指令模块、预译码模块、取操作数模块以及多模式地址计算数据通路相连。

本发明中，指令存储器中存有同步指令SYNC和ADRGEN_SYNC，通过这两条指令可以保证在Turbo和LDPC的译码过程中的数据一致性。

本发明的有益效果在于：本发明采用同一套硬件完成多种标准中Turbo码和LDPC译码器的地址生成；本发明采用指令集架构实现地址生成，具有比较高的灵活性；本发明可以工作在多种模式，为不同的标准实时生成Turbo译码的地址和LDPC译码的地址。

附图说明

图1是多模式的Turbo码和LDPC码译码器的整体架构图。

图2是单核专用处理器的结构图。

图3是地址生成器的结构图。

图4是地址生成器在UMTS模式下的流水线示意图。

图5是地址生成器在UMTS模式下交织地址非法时的修正图。

图6是地址生成器在LTE模式下的流水线示意图。

图7是地址生成器在WiMAX的Turbo模式下的流水线示意图。

图8是地址生成器在QC-LDPC模式下的流水线示意图。

图9是QC-LDPC第一种读模式中数据存储示意图和子矩阵示意图。

图10是QC-LDPC第二种读模式中数据存储示意图和子矩阵示意图。

图11是未定义标准模式下的流水线示意图。

具体实施方式

下面结合附图详细阐述本发明技术方案。

本发明所提出的地址生成器用于多模式的Turbo码和LDPC码译码器中，图1是多模式的Turbo码和LDPC码译码器的整体架构图。该译码器能够用Turbo码和LDPC码的纠错译码。输入接口负责各种数据输入，包括控制处理器和专用处理器的指令/数据存储器的初始化，信道信息存储单元中信道LLR的输入，各种纠错码信息的输入。控制处理器是一个自定义指令集的RISC处理器，负责监控整个译码过程、计算配置信息、配置专用处理器等。信道信息存储单元用于存储信道LLR和LE。片上网络模块负责专用处理器和信道信息存储器以及专用处理器和专用处理器之间的数据传输。专用处理器负责处理具体的地址和算法运算，一共有P个并行的专用处理器。校验处理器对译码的硬判决结果进行校验，判断译码是否可以结束，并输出译码结果。

图2是单核专用处理器的结构图。图中的地址生成器负责读写地址的生成，读地址被送入网络接口模块，写地址则送入写出模块中；MAP处理器从互连网络中获得数据(信道LLR和LE)，进行Turbo和LDPC码的MAP算法计算，并将计算得到的LE发送给写出模块；写出模块缓存从地址生成器来的写地址，当MAP处理器计算完LE之后，写成模块将该LE的值和缓存的地址一同发送给网络接口模块；网络接口模块负责将地址和数据打包成片上网络中的数据格式，如果片上网络指示要对当前的专用处理器进行流控制(流控制信号为高)，那么网络接口模块就进入等待状态，并通知数据源(地址生成器或写出模块)暂停，否则网络接口模块就将打好的包发射到互连网络中；状态度量存储器模块用于存储Turbo/LDPC译码过程中的状态度量、信道LLR和LE，采用LIFO(Last In First Out)的结构，并且包含了对Turbo码状态度量的压缩和解压缩电路。地址生成器在LDPC的工作模式下通过消息队列会发送消息给MAP处理器，为MAP处理器的译码提供动态信息。

图3是地址生成器的电路结构图。地址生成器采用混合式结构，包括指令存储器、取指令模块、预译码模块、取操作数模块、多模式地址计算数据通路、通用寄存器、地址寄存器、LTE专用寄存器、配置寄存器和递交模块等。其中：

指令存储器，由输入接口进行初始化，位宽为18位。在一般情况下，Turbo译码所需的指令大约为40条，LDPC译码所需的指令约为15条。考虑到对于比较复杂译码情况的支持，本文将指令Memory的深度设置为128。

取指令模块，每周期取出两条连续的指令，并在该模块中对控制类指令进行识别和条件判断，并执行控制指令。由于跳转都是在该模块中完成，而且每周期取出两条指令，从而保证了REPEAT指令不会对流水线造成任何“气泡”。对于其他的跳转指令，当跳转条件满足时，跳转所付出的代价仅为1个周期，而当跳转条件不满足时，下一条合法指令将会被直接送入下一级流水线，不会造成任何的流水线停顿，保证了指令可以被高效执行。

预译码模块对指令进行初步译码，取出指令可寻址的配置寄存器中的值。

取操作数模块对指令进行二次译码，为下一级流水线准备操作数。

多模式地址计算数据通路包括查找表和乘法模块、除法模块、加比选模块、取模模块、数据存储器模块、加比选1模块，它们由配置寄存器进行配置，在不同的配置条件下这些计算数据通路会形成不同的连接关系，从而可以完成不同的地址计算功能；多模式地址计算数据通路的连接具体为：查找表和乘法模块的数据和指令将被发送到除法模块、加比选模块和取模模块，除法模块的数据和指令将被发送到加比选模块和递交模块，加比选模块的数据和指令将被发送到取模模块、除法模块和递交模块，取模模块的数据将被发送到加比选模块、递交模块、预译码模块、通用寄存器、地址寄存器和取操作数模块，数据存储器模块的数据将被发送到查找表—乘法模块、取模模块、加比选模块和递交模块，加比选1模块的输出发送到通用寄存器、LTE专用地址寄存器、地址寄存器、除法模块和取操作数模块。

其中：

查找表—乘法模块中包含了一个小型的查找表(LUT，look up table)以及一个乘加单元阵列。查找表—乘法模块中的乘加单元一共有6个，每个乘加单元的输入位宽为13比特，输出位宽为16比特，加法也可以执行减法操作。查找表是一个深度为20、宽度为7比特的小型寄存器堆，提供UMTS算法中的查找表操作。

除法模块是一个由乘法器组成的除法器阵列，在交织地址的计算中经常涉及到除法和取模操作，而这些除法或取模的除数一般变化比较小，可以通过用被除数乘以除数的倒数来求取。除法模块模块中一共有6个这样的除法器，每个除法器的输入和输出的位宽都为15比特。

加比选模块和加比选1模块都是加比选(Add-Compare-Select)单元阵列。

数据存储器用于存储各类数据，包括地址和配置信息。数据存储器除了可以由地址生成器中的组件读写，同样也给MAP处理器提供数据，当发生冲突时数据存储器优先响应MAP处理器的请求。

取模模块和除法模块类似，也可以用于完成除法和取模操作。取模模块中一共有3个可以用于计算除法的乘法器，每个乘法器输入的位宽为26比特，输出的位宽为13比特。除此之外，取模模块中还有3个普通乘法器以及一个查找表。这三个普通乘法器的输入分别为7比特和9比特，输出为16比特。查找表是一个深度为20、宽度为7比特的小型寄存器堆，提供UMTS算法中的查找表操作。

递交模块负责将地址提交到网络接口中，并且在数据堵塞时停止流水线，以及在数据计算错误时动态修改流水线。

通用寄存器模块中包含就是8个16比特的通用寄存器。

地址寄存器分为PIPE1_SR(属于PIPE1的地址寄存器)和PIPE2_SR(属于PIPE2的地址寄存器)，用于暂存计算得到的地址。

LTE专用地址寄存器是临时地址寄存器，用于一些计算过程中临时结果的存放，指令无法访问该寄存器。

配置寄存器分为两类：第一类是指令可以访问的32个16bit的寄存器；第二类是背景寄存器，用于存放各种初始地址、标准、计算模式、参数等，位宽16比特，总数为40个。

本发明的地址生成器在UMTS模式下的主要流水线如图4所示。

地址寄存器中存储的是顺序模式下的地址，LTE专用地址寄存器中存储的是交织模式下的“行—列”对。加比选1模块实现加法、比较和选择操作，计算在交织顺序下的行号r_int和列号c_int。该模块首先在行列方向上根据地址计算方向和步长△_row/△_col对r_int和c_int进行增减，得到r_int,1＝r_int±△_row和c_int,1＝c_int±△_col，然后检测r_int,1是否超出行列交织矩形框的边界，如果过界则调整r_int,1和c_int,1，得到r_int,2＝r_int,1±R和c_int,2＝c_int1±1，否则r_int,2＝r_int,1和c_int,2＝c_int,1。得到的r_int,2和c_int,2将被用于下一次的计算。这里的R是行列交织矩形框的行数。查找表—乘法模块实现“j×r_i”的操作(在这里，j＝c_int，i＝r_int)。首先经过查找表得到r_i＝q_i，然后计算“j×r_i”。除法模块实现取模操作，求取j×r_i％(p-1)。数据存储器模块实现对于<s(j)_{j∈{0,1,Λ,p-2}}>的查找得到c_origin。和数据存储器模块并行操作的还有取模模块，在该模块中求取R_base＝R×r_origin，r_origin可以由取模模块中的查找表查出来r_origin＝T(r_int)。加比选模块中计算行列对r_int/c_int的原地址A_origin＝R_base+c_origin。该地址可能是UMTS行列变换中补“0”所得，如果A_origin大于N-1即为非法地址，加比选模块中将判断A_origin是否非法，并将结果送入递交模块。在递交模块中，如果计算得到的A_origin合法，那么就将地址发送出去，否则就要重新计算。

图4中，在地址计算过程中最多同时计算六个交织地址，只要有一个交织地址非法，递交模块就会发出重新计算的信号，将指令存储器、取指令模块和预译码模块流水线停止。查找表—乘法、除法模块、数据存储器、取模模块和加比选模块比较在这些流水线中处理的指令和递交模块中的指令，如果两者指令相同，那么就将指令状态标记为“DEAD”，否则就标记为“RELIVE”。这两种不同标记的区别在于“DEAD”表示当前地址所在的序列都需要重新计算，比如当前指令如果是CALC_PIPE1_SR，那么PIPE1所对应的所有行列对都要调整，但PIPE2中的行列对则不受影响。递交模块将当前处理指令的状态标记为“DEAD”并将与之相关的行列对、时间戳送入取操作数模块中，递交模块中的时间戳寄存器也停止计数，用于和该指令进行同步。当前指令再次经过多级流水线回到递交模块中，通过使用时间戳进行同步，如果重新计算得到的A_origin为合法地址，那么时间戳寄存器恢复计数，递交模块将撤销对指令存储器、取指令模块和预译码模块的停止信号。地址非法模式一共分成如图5所示的六种情况，其中I1_OLD和I2_OLD是当前处理的Radix-4的两个行列对，而I1_NEW和I2_NEW是在ACS中增减步长为2所得的行列对，图中的“X”表示非法地址。递交模块将从I1_OLD/I2_OLD/I1_NEW/I2_NEW中选出两个作为起始行列对送入取操作数模块，并且给出微调信号用作计算下一对地址时的偏移量。选择和微调的标准如下：

选择I1_OLD,I1_NEW，I1_OLD微调1。

选择I2_OLD,I1_NEW，不微调。

选择I1_NEW,I2_NEW，不微调。

选择I2_NEW,I2_OLD，I2_OLD微调。

选择I1_OLD,I2_NEW，不微调。

选择I1_NEW,I2_NEW，不微调。

地址生成器在LTE模式下的主要流水线如图6所示。

LTE标准中对地址的计算可以有如下推导。

其中，C₁(△)＝(f₁·△+f₂·△2)％N，C₂(△)＝(2·f₂·△)％N。f₁和f₂由标准制定，和码长N有关。

查找表—乘法模块计算式(1)中的C₂·x，取模模块计算(C₂·x)％N。因为A(x)、C₁和(C₂·x)％N均小于N，因此这三者之和不会超过3N，对式(1)中的计算可以采用加比选电路来实现。递交模块将地址发送给网络接口或写出模块。

图7中是地址生成器在WiMAX在Turbo模式下的主要流水线。

WiMAX的Turbo模式下的基本运算为P(j)＝(P₀*j+X₁+X₂+X₃)mod N。查找表—乘法模块计算P₀*j，加比选模块对各计算公式中的加法进行计算，取模模块完成取模运算，最后递交模块将地址发送出去。

图8是地址生成器在QC-LDPC模式下的主要流水线示意图。

QC-LDPC模式下一共有两种读模式。图9是第一种读模式所对应的数据存储和子矩阵示意图。图10是第二种读模式所对应的数据存储和子矩阵示意图。

在图9中的读模式下，LLR信息存储单元的端口数M≥Zf，这里的Zf是QC-LDPC中子矩阵的大小。在该模式对读地址的计算是以LLR信息存储单元作为数据发送主体，专用处理器可以直接发送读地址AddrM_offset和目标地址AddrA_port到与之连接的LLR信息存储单元，然后LLR信息存储单元从AddrM_offset将数据读出并发送给第AddrA_port个专用处理器端口。当M≥Zf时第MemIdx个LLR信息存储单元块中的数应该发送的目标专用处理器端口为：

$\begin{array}{c}{\mathrm{AddrA}}_{\mathrm{port}}=(\mathrm{MemIdx}-\mathrm{shiftval})\%\mathrm{Zf}\\ =\left\{\begin{array}{cc}\mathrm{MemIdx}-\mathrm{shiftval}& \mathrm{MemIdx}\&GreaterEqual;\mathrm{shiftval}\\ \mathrm{MemIdx}+\mathrm{Zf}-\mathrm{shiftval}& \mathrm{MemIdx}<\mathrm{shiftval}\end{array}\right.\end{array}$

AddrM_offset为当前所处理的block数据所在的地址，这个值即为子块号(SubBlockIdx)。

在图10中的读模式下，LLR信息存储单元的端口数M<Zf。在该模式下以专用处理器作为主动读取数据的主体，专用处理器发送读地址AddrM_bank/AddrM_offset和专用处理器的端口AddrA_port进入片上网络，而后读事务经过片上网络发送到LLR信息存储单元，LLR信息存储单元将数据读出后将数据返回到AddrA_port。这一模式下的已知数据为子层的序号(SubLayerIdx)，AddrA_port即为当前专用处理器的端口号，实际所读取的列号为：

col＝(SubLayerIdx*M+AddrA_port+shiftval)％Zf对LLR信息存储单元地址计算为：

AddrM_bank＝col％M

地址生成器在未定义的标准模式下主要的流水线示意图如图11所示。在该模式下，加比选1模块进行地址累加计算，数据存储器中存储交织地址，取操作数模块对数据存储器进行寻址，得到相应的交织地址，并通过递交模块发送出去。

同步指令SYNC在各种模式下由指令存储器中取出，经过逐级流水线到达递交模块。该指令用于同步其他专用处理器。当专用处理器的递交模块执行该条指令时，将整个流水线暂停，一直等待所有活动的专用处理器都发出同步信号之后才将流水线释放。

利用本发明所提出来的地址生成器，可以实时为UMTS/LTE/WiMAX Turbo/WiMAXLDPC/WIFI LDPC中的所有码长实时生成地址，并且能够支持一些未定义标准的地址生成。本发明所提出的SYNC指令能够支持地址生成器之间的同步操作。

参考文献：

[1]3GPP TS 25.212V10.1.0.3rd Generation Partnership Project；Technical SpecificationGroup Radio Access Network；Multiplexing and channel coding(FDD)(Release 10)[S].France:3GPP,2010.

[2]3GPP TS 36.212V10.3.0.3rd Generation Partnership Project；Technical SpecificationGroup Radio Access Network；Evolved Universal Terrestrial Radio Access(E-UTRA)；Multiplexing and channel coding(Release 10)[S].France:3GPP,2011.

[3]IEEE Std 802.16^TM-2009.IEEE Standard for Local and metropolitan area networks,Part16:Air Interface for Broadband Wireless Access Systems[S].New York:IEEE,2009:

[4]IEEE Std.802.11^TM-2012.IEEE Standard for Information technology—Telecommunications and information exchange between systems Local and metropolitan areanetworks—Specific requirements,Part 11:Wireless LAN Medium Access Control(MAC)andPhysical Layer(PHY)Specifications[S].New York:IEEE,2012.

[5]Rizwan Asghar,Dake Liu.Towards Radix-4,Parallel Interleaver Design to SupportHigh-Throughput Turbo Decoding for Re-Configurability[A].In:Sarnoff Symposium,2010IEEE[C],2010:1-5.

Claims (6)

1.一种用于Turbo码和LDPC码译码器的地址生成器，其特征在于：其采用混合式结构，包括指令存储器、取指令模块、预译码模块、取操作数模块、多模式地址计算数据通路、通用寄存器、地址寄存器、LTE专用寄存器、配置寄存器和递交模块；所述多模式地址计算数据通路包括查找表—乘法模块、除法模块、加比选模块、取模模块、数据存储器和加比选1模块，它们由配置寄存器进行配置，在不同的配置条件下这些计算数据通路形成不同的连接关系，从而完成不同的地址计算功能；所述的多模式地址计算数据通路的连接具体为：查找表—乘法模块的数据和指令被发送到除法模块、加比选模块和取模模块，除法模块的数据和指令被发送到加比选模块和递交模块，加比选模块的数据和指令被发送到取模模块、除法模块和递交模块，取模模块的数据被发送到加比选模块、递交模块、预译码模块、通用寄存器、地址寄存器和取操作数模块，数据存储器模块的数据被发送到查找表—乘法模块、取模模块、加比选模块和递交模块，加比选1模块的输出发送到通用寄存器、LTE专用地址寄存器、地址寄存器、除法模块和取操作数模块；

所述地址生成器中，取指令模块从指令存储器中获取指令，并将指令发送给预译码模块；预译码模块对指令进行预译码，检测重复执行、跳转指令，并将其他指令发送给取操作数模块；取操作数模块根据指令从通用寄存器和地址寄存器中获取操作数，并根据配置寄存器中的内容将所获取的操作数以及指令发往查找表—乘法模块、地址寄存器以及数据存储器；所述递交模块和指令存储器、取指令模块、预译码模块、取操作数模块以及多模式地址计算数据通路相连。

2.根据权利要求1所述的地址生成器，其特征在于：所述指令存储器中存有同步指令SYNC和ADRGEN_SYNC，通过这两条指令可以保证在Turbo和LDPC的译码过程中的数据一致性。

3.根据权利要求1所述的地址生成器，其特征在于：所述除法模块由乘法器阵列组成，通过用被除数乘以除数的倒数的方式求取除法结果。

4.根据权利要求1所述的地址生成器，其特征在于：所述查找表—乘法模块中包含了一个小型的查找表LUT以及一个乘加单元阵列；所述查找表—乘法模块中的乘加单元一共有6个，每个乘加单元的输入位宽为13比特，输出位宽为16比特，也可以执行减法操作；查找表LUT是一个深度为20、宽度为7比特的小型寄存器堆，提供UMTS算法中的查找表操作。

5.根据权利要求1所述的地址生成器，其特征在于：所述取模模块由乘法器阵列组成，用于完成除法和取模操作；取模模块中一共有3个可以用于计算除法的乘法器，每个乘法器输入的位宽为26比特，输出的位宽为13比特；除此之外，取模模块中还有3个普通乘法器以及一个查找表；这三个普通乘法器的输入分别为7比特和9比特，输出为16比特；查找表是一个深度为20、宽度为7比特的小型寄存器堆，提供UMTS算法中的查找表操作。

6.根据权利要求1所述的地址生成器，其特征在于：所述递交模块负责将地址提交到网络接口中，并且在数据堵塞时停止流水线，以及在数据计算错误时动态修改流水线。