CN102638629A - 一种短波调制解调器及其调制解调方法 - Google Patents

Abstract

本发明涉及通信技术领域，公开了一种短波调制解调器及其调制解调方法。该调制解调器包括信号处理单元，所述信号处理单元包括主DSP、从DSP和FPGA，所述主DSP对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码后，进行8PSK调制，调制后信号通过加性高斯白噪声信道传输，并对信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；所述从DSP完成声码算法；所述FPGA对LDPC码进行译码。本发明技术方案采用了LDPC码、Turbo均衡等技术，在白噪声下误码率小；数据传输采用ARQ模式传输，能够保证数据的无差错传输。

Description

一种短波调制解调器及其调制解调方法

技术领域

本发明涉及通信技术领域，更具体地涉及一种短波调制解调器及其调制解调方法。

背景技术

短波通信由于通信距离远、成本低、抗毁性好而广泛用于军事和民用通信。随着自适应短波通信技术的兴起，短波通信的质量得到了很大的改善，已成为远距离无线通信的一种重要手段。但短波信道的多径干扰和衰落等十分严重，因此在短波信道上进行大容量、高速数据传输十分困难，且误码率很高。

短波调制解调器是专为短波信道设计的无线数据终端，配合短波电台使用，实现数据传输。目前的短波调制解调器一般采用单片数字信号处理芯片，处理速度不高。编码方式一般采用卷积编码，维特比译码算法，均衡器采用均方根卡尔曼算法判决反馈均衡器。数据传输方式为FEC，数据传输速率为150bps～2400bps。仅支持数据业务通信，业务支持能力单一。现有短波调制解调器的技术方案参考图1。

发明内容

为弥补上述缺陷，本发明的目的是提出一种短波调制解调器及其调制解调方法，可以实现信号的快速传输，支持数据业务和声码传输，适应不同通信机制，误码率很低。

为了达到上述目的，本发明采用以下技术方案予以实现。

技术方案一：

一种短波调制解调器，包括：信号处理单元和显示控制单元，所述显示控制单元完成其与信号处理单元间的主控命令的处理、输入操作的处理及液晶屏的显示，其特征在于，所述信号处理单元包括主DSP、从DSP和现场可编程门阵列FPGA，所述主DSP对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码后，进行8PSK调制，调制后信号通过加性高斯白噪声信道传输，并对信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；所述从DSP对主DSP发送的声码进行声码算法，并将结果送回给主DSP；所述FPGA与主DSP连接，对主DSP输出的LDPC码进行译码。

上述技术方案的特点和进一步改进在于：

(1)所述输入操作处理包括按键和工种开关输入操作的处理。

本发明硬件采用两个处理器和一个FPGA构架，其中主DSP、从DSP分两路对信号进行处理，与现有技术一个处理芯片相比，处理速度更快、处理数据能力更强。其中的FPGA最大的特点就是在设计的过程中可以灵活的更改设计，减少受制于专用芯片的束缚，可以适应不同的通信体制，只需替换接收机中的固件，修改核心处理模块中的软件即可，使用户不需购买新的硬件即可实现新系统、不断改善的应用要求及性能提升的需要；FPGA具有强大的逻辑资源和寄存器资源可以应对设计中大量的高速电子线路设计需求；该LDPC码的译码在FPGA上实现，作为协处理器供DSP程序调用以实现快速译码，且FPGA拥有更快的速度，可以实现非常复杂的高速逻辑。

技术方案二：

一种短波调制解调方法，其特征在于，主DSP对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码，进行8PSK调制，调制后信号通过加性高斯白噪声信道传输，并对该信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；从DSP完成声码算法，并将结果发回给主DSP；FPGA对LDPC码进行译码。

上述技术方案的特点和进一步改进在于：

(1)所述LDPC码属于准循环LDPC码，所述准循环LDPC码的校验矩阵由多个具有不同循环移位次数的单位阵构成。

(2)所述准循环LDPC码的校验矩阵H定义为：

$H=\left[\begin{array}{cccccc}{P}_{p\left(\mathrm{0,0}\right)}& P_{p\left(\mathrm{0,1}\right)}& P_{p\left(\mathrm{0,2}\right)}& L& P_{p(0,n_b-2)}& P_{p(0,n_b-1)}\\ P_{p\left(\mathrm{1,0}\right)}& P_{p\left(\mathrm{1,1}\right)}& P_{p\left(\mathrm{1,2}\right)}& L& P_{p(1,n_b-2)}& P_{p(1,n_b-1)}\\ P_{p\left(\mathrm{2,0}\right)}& P_{p\left(\mathrm{2,1}\right)}& P_{p\left(\mathrm{2,2}\right)}& L& P_{p(2,n_b-2)}& P_{p(2,n_b-1)}\\ L& L& L& L& L& L\\ P_{p(m_b-\mathrm{1,0})}& P_{p(m_b-\mathrm{1,1})}& P_{p(m_b-\mathrm{1,2})}& L& P_{p(m_b-1,n_b-2)}& P_{p(m_b-1,n_b-1)}\end{array}\right]$

(3)所述HF-RLS为快速RLS算法，包括：初估多径的个数，多径位置和它们之间的距离；在输入发送端数据向量时，保留对应多径位置及其前后两个码元的数据，其它位置全部清零；按标准RLS迭代算法运算。

(4)所述Turbo均衡具体指：前馈滤波的接收信号与前一次迭代得到的发送信号经过反馈滤波之后的结果进行干扰消除，再将干扰消除的结果发送给FPGA进行译码。

(5)在没有反馈信息的第一次均衡时，采用DDE算法进行计算。

(6)所述译码是通过对数似然比表示的BT算法进行LDPC译码。

(7)所述信号传输方式采用无差错数据传输ARQ模式。

本发明调制解调方法中采用LDPC码编码，LDPC码是信道编码中纠错能力最强的一种码，而且由于其译码器结构简单，可以用较少的资源消耗获得极高的吞吐量，因此应用前景相当广泛。与现有卷积编码方法相比，LDPC码具有接近香农限的性能，而且译码简单，非常适合硬件操作。Turbo均衡通过在均衡器和译码器之间交换软信息以提高系统的性能，特别是近年来提出的基于MMSE准则的Turbo均衡算法以较低的复杂度，使用Turbo均衡系统较使用其他均衡系统性能上得到较高提升。HF-RLS算法与一般非线形快式数据检测算法相比，性能完全一样，但计算量大为降低，只于N的平方成正比，计算速度极快。另外，对数据业务或声码均能进行调制解调，使数据业务、模拟话音和数字语音通信得以实现。本技术方案中信号传输方法采用自动重传请求ARQ，通过接收方请求发送方重传出错的数据报文来恢复出错的报文，是通信中用于处理信道所带来差错的方法之一，大大降低了信道传输信号的误码率。

附图说明

下面结合附图和具体实施方式对本发明的技术方案作进一步详细说明。

图1为现有技术中调制解调器的工作原理图；

图2为本发明实施例中调制解调器的示意图；

图3为本发明实施例中调制解调方法流程图；

图4为本发明实施例中LDPC编码流程图；

图5为本发明实施例中对数似然比表示的BP算法进行LDPC译码流程图；

图6为本发明实施例中Turbo均衡算法示意图；

图7为本发明实施例中DDE算法流程图。

具体实施方式

LDPC(Low-Density Parity-Check Codes，即低密度奇偶校验码)编码技术，实现短波调制解调器性能提升。LDPC是一种前向纠错码，也是一种特殊的线性分组码，其校验矩阵只含有很少量非零元素。正是校验矩阵H的这种稀疏性，保证了译码复杂度和最小码距都只随码长呈现线性增加。LDPC码是信道编码中纠错能力最强的一种码，而且由于其译码器结构简单，可以用较少的资源消耗获得极高的吞吐量，因此应用前景相当广泛。和其它编码方法相比，LDPC码具有接近香农限的性能，而且译码简单，非常适合硬件操作。因此，本系统采用具有接近香农限译码性能的LDPC码作为FEC(Forward Error Correction)纠错编码方案。

本技术方案与传统的短波调制解调器相比，不同点在于采用了更为先进、编码增益更高的LDPC码和均衡算法。

如图2所示，为本发明实施例中调制解调器的示意图。本发明实施例选用两片处理能力比较强的DSP芯片TMS320C6416和TMS320VC5416，以及一片FPGA芯片EP3C120F484，搭建双DSP+FPGA为基本构架的方案。

短波调制解调器信号处理单元和显示控制单元，显示控制单元完成其与信号处理单元间的主控命令的处理、输入操作的处理及液晶屏的显示，信号处理单元包括主DSP、从DSP和现场可编程门阵列FPGA，主DSP对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码后，进行8PSK调制，调制后信号通过加性高斯白噪声信道传输，并对信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；从DSP对主DSP发送的声码进行声码算法，并将结果送回给主DSP；FPGA与主DSP连接，对主DSP输出的LDPC码进行译码。

图3所示，为本发明实施例中调制解调方法流程图，具体如下：

发送端将来自PC机的数据业务或声码器的声码经过LDPC编码、交织、walsh调制、加扰码后，进行8PSK调制后，调制后信号通过加性高斯白噪声信道传输，并对信号进行同步检测，均衡，8PSK解调、解扰、解walsh，解交织、译码后的数据送给PC机或者声码器。

本技术方案还包括从DSP完成声码算法，并将结果发回给主DSP；FPGA对LDPC码进行译码。

图4所示，为本发明实施例中LDPC编解码流程图，信号源通过数字信号处理单元进行IEEE802.16e LDPC编码，然后进行BPSK调制，得到BPSK已调信号，调制后信号通过加性高斯白噪声信道AWGN传输，并进行BPSK解调运算；解调后的信号通过对数似然比表示的BP算法进行LDPC译码，最后进行误码率统计。

采用的LDPC码为类似802.16e协议规定的LDPC码。该码为系统码，属于准循环LDPC码。准循环LDCP码的校验矩阵由多个具有不同循环移位次数的单位阵构成，这样的结构便于实现具有较低复杂度的编码器且易于对校验矩阵进行压缩存储。准循环LDPC码的校验矩阵H定义为：

$H=\left[\begin{array}{cccccc}{P}_{p\left(\mathrm{0,0}\right)}& P_{p\left(\mathrm{0,1}\right)}& P_{p\left(\mathrm{0,2}\right)}& L& P_{p(0,n_b-2)}& P_{p(0,n_b-1)}\\ P_{p\left(\mathrm{1,0}\right)}& P_{p\left(\mathrm{1,1}\right)}& P_{p\left(\mathrm{1,2}\right)}& L& P_{p(1,n_b-2)}& P_{p(1,n_b-1)}\\ P_{p\left(\mathrm{2,0}\right)}& P_{p\left(\mathrm{2,1}\right)}& P_{p\left(\mathrm{2,2}\right)}& L& P_{p(2,n_b-2)}& P_{p(2,n_b-1)}\\ L& L& L& L& L& L\\ P_{p(m_b-\mathrm{1,0})}& P_{p(m_b-\mathrm{1,1})}& P_{p(m_b-\mathrm{1,2})}& L& P_{p(m_b-1,n_b-2)}& P_{p(m_b-1,n_b-1)}\end{array}\right]$

式中P_p(i，j)为z×z零矩阵或z×z单位阵的循环移位矩阵，p(i，j)表示向右循环移位的次数。

校验矩阵H由m_b×n_b维基矩阵H_b扩展而成，码长n＝z×n_b，校验比特m＝z×m_b，z≥1，信息位个数为k＝z×k_b，其中k_b＝n_b-m_b。将H_b中的-1扩展为z×z零矩阵，非零元扩展为z×z循环移位单位阵，就可以得到校验矩阵H。

基矩阵H_b分成两部分，即

其中H_b1对应于信息比特，H_b2对应于校验比特。H_b2进一步分解成

其中h_b是m_b维列向量，有奇数个非零元素，H′_b2是双对角矩阵，当i＝j和i＝j+1时对应位置的元素为1，其它位置为0，如下式所示。

$H_{b2}=\left[h_b\right|H_{b2}^{\′}]=\left[\begin{array}{c}{h}_b\left(0\right)\\ 0\\ M\\ h_b\left(i\right)\\ 0\\ M\\ h_b(m_b-1)\end{array}|\begin{array}{cccc}& & & \\ 1& & & \\ 1& 1& 0& \\ & 1& O& \\ & O& 1& \\ & 0& 1& 1\\ & & & 1\\ & & & \end{array}\right]$

h_b中h_b(0)＝l，h_b(m_b-1)＝l，0≤l≤z，h_b(i)＝0，0＜i＜m_b-1，h_b(0)和h_b(m_b-1)循环移位的次数必须相同。H′_b2中的元素在构造H时，均扩展成单位阵。

由上所述，准循环LDPC码可以由一个基矩阵H_b(可分为H_b1和H_b2两部分)以及扩展因子z唯一得到，本方案采用的H_b如下所示。

准循环LDPC码的编码，采用双向回归编码算法在6713DSP上实现，该算法具有校验矩阵重量的线性复杂度，利于DSP实现。

为了抗突发干扰，在长交织(4.8s)和短交织(0.6s)情况下，不同的交织长度采用不同的编译码块，接收端根据同步序列所提供的速率交织信息按不同的块长度进行译码，通过译码减少突发错误。

LDPC码的译码在FPGA上实现，作为协处理器供DSP程序调用以实现快速译码。译码算法采用对数似然比表示的BP算法，此译码算法如图5所示，具体流程如下所示：

S501：对计算机信道传递给变量节点的初始概率似然比消息进行初始化；

S502：校验节点更新，计算校验节点的后验概率，进行水平迭代；

S503：变量节点更新，计算变量节点的后验概率，进行垂直迭代；

S504：硬判决；

S505：判决码字是否满足校验矩阵H·x^T＝0，如果满足，进入步骤S506，否则，进入步骤S507；

S506：正确译码；

S507：判断是否达到最大迭代次数，如果是，进入步骤S508；否则，转入步骤S502；

S508：存在错误，译码结束。

LDPC码对数似然比表示的BP算法进行译码，使系统误码率能有了很大程度的改善；且该算法在实现上具有低复杂度、实时高效的特点。

本发明实施例中解码过程的均衡算法采用HF-RLS算法和Turbo均衡两种。

其中，HF-RLS算法，又称为快速RLS算法，此算法与一般非线形快式数据检测算法相比，性能完全一样，但计算量大为降低，只于N的平方成正比，HF-RLS的简化算法如下，以2根多径为例。

首先，利用同步前导序列初估多径的个数和它们之间的距离，取两个最大值，记录两多径的位置m，n和他们之间的距离l，此时信道长度n取值较大运算较复杂，但仅算一次不用实时处理，可以不考虑。

其次，根据确定的两根多径位置，在每次输入发送端原始数据向量X时，即已知的训练序列，保留对应多径位置及其前后两个码元的数据，其它的位置全部清零。设之前发送端数据向量X＝[x₁，x₂，Λx_n-1，x_n]，则清零之后发送端数据向量X＝[0，0，Λx_m-1，x_mx_m+1Λ0，0，Λx_n-1，x_n，x_n+1Λ0，0]

最后，按标准RLS迭代算法运算，不过此时由于向量X，向量W_N仅有几个非零值，逆矩阵C更是一个稀疏矩阵，非零值很少。由于是矩阵之间的相乘，只需要计算非零值即可，不需完全按照普通矩阵乘法计算。

其中，Turbo均衡，通过在均衡器和译码器之间交换软信息以提高系统的性能，特别是近年来提出的基于MMSE准则的Turbo均衡算法以较低的复杂度得到了较非Turbo均衡系统极大地性能提升。

考虑实现的复杂度，本实施例采用基于软干扰消除的Turbo均衡算法，其算法如图6所示，前馈滤波的接收信号与前一次迭代得到的软信息计算得到的发送信号均值经过反馈滤波之后的结果进行干扰消除，之后再将干扰消除的结果转换为以对数似然比表示的软信息送给译码器进行译码。

在上述Turbo均衡算法中，在没有反馈信息的第一次均衡时，本实施例采用DDE算法配以相应的软信息计算进行，此DDE算法如图7所示，具体如下：

S701：输入已知数据求出信道Wn；

S702：求出相关矩阵R对应的各阶向量rr_2，2，rr_3，3...rr_N，N，转入步骤S705；

S703：接收数据经过匹配滤波器Wn^*；

S704：经过滤波器的数据减去前后训练序列的影响得到Z_nval＝Z(N)；

S705：令n＝N；

S706：得出各阶的前后两个数据

和

S707：硬判决得出

和

S708：减去上述两个数据对下一阶的影响得出Z_(nval-2)；

S709：令n＝n-2；

S710：判断n是否大于0，如果大于，转入步骤S706；否则，流程结束。

本发明技术方案中信号传输方式采用自动重传请求(Automatic RepeatreQuest，ARQ)，通过接收方请求发送方重传出错的数据报文来恢复出错的报文，是通信中用于处理信道所带来差错的方法之一，有时也被称为后向纠错(Backward Error Correction，BEC)。在选择性重传ARQ中，当发送方接收到接收方的状态报告指示报文出错，发送方只发送传送发生错误的报文。并缓存错误帧之后发送的帧。与回退N相比，减少了出错帧之后正确的帧都要重传的开销。

本发明实施例采用了LDPC码、Turbo均衡等技术，和现有技术相比，本实施例调制解调器的性能得到了提高：在白噪声下，当信噪比为5dB，传输速率为2400bps时，误码率小于10E-5；具有ARQ传输模式，能够保证数据的无差错传输；除了支持数据业务外，还能够进行模拟话音和数字话音通信；软件采用模块化设计，可通过外部串口进行加载；要适应不同的通信体制，只需替换接收机中的固件，修改核心处理模块中的软件即可。

本发明还有多种实施方式，但凡在本发明的精神和实质范围内，所作的任何改变、等同替换、改进，均在本发明的保护范围之内。

Claims (10)

1.一种短波调制解调器，包括：信号处理单元和显示控制单元，所述显示控制单元完成其与信号处理单元间的主控命令的处理、输入操作的处理及液晶屏的显示，其特征在于，所述信号处理单元包括主DSP、从DSP和现场可编程门阵列FPGA，所述主DSP用于对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码后，进行8PSK调制，调制后的信号通过加性高斯白噪声信道传输，并对该信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；所述从DSP对主DSP发送的声码进行声码算法，并将结果送回给主DSP；所述FPGA与主DSP连接，对主DSP输出的LDPC码进行译码。

2.如权利要求1所述的短波调制解调器，其特征在于，所述输入操作处理包括按键和工种开关输入操作的处理。

3.一种短波调制解调方法，其特征在于，主DSP对数据业务或声码进行LDPC编码、交织、walsh调制、加扰码，进行8PSK调制，调制后信号通过加性高斯白噪声信道传输，并对该信号进行同步检测，HF-RLS算法和Turbo均衡，8PSK解调、解扰、解walsh，解交织；从DSP完成声码算法，并将结果发回给主DSP；FPGA对LDPC码进行译码。

4.如权利要求3所述的短波调制解调方法，其特征在于，所述LDPC码属于准循环LDPC码，所述准循环LDPC码的校验矩阵由多个具有不同循环移位次数的单位阵构成。

5.如权利要求4所述的短波调制解调方法，其特征在于，所述准循环LDPC码的校验矩阵H定义为：

$H=\left[\begin{array}{cccccc}{P}_{p\left(\mathrm{0,0}\right)}& P_{p\left(\mathrm{0,1}\right)}& P_{p\left(\mathrm{0,2}\right)}& L& P_{p(0,n_b-2)}& P_{p(0,n_b-1)}\\ P_{p\left(\mathrm{1,0}\right)}& P_{p\left(\mathrm{1,1}\right)}& P_{p\left(\mathrm{1,2}\right)}& L& P_{p(1,n_b-2)}& P_{p(1,n_b-1)}\\ P_{p\left(\mathrm{2,0}\right)}& P_{p\left(\mathrm{2,1}\right)}& P_{p\left(\mathrm{2,2}\right)}& L& P_{p(2,n_b-2)}& P_{p(2,n_b-1)}\\ L& L& L& L& L& L\\ P_{p(m_b-\mathrm{1,0})}& P_{p(m_b-\mathrm{1,1})}& P_{p(m_b-\mathrm{1,2})}& L& P_{p(m_b-1,n_b-2)}& P_{p(m_b-1,n_b-1)}\end{array}\right]$

6.如权利要求3的短波调制解调方法，其特征在于，所述HF-RLS为快速RLS算法，包括：初估多径的个数，多径位置和它们之间的距离；在输入发送端数据向量时，保留对应多径位置及其前后两个码元的数据，其它位置全部清零；按标准RLS迭代算法运算。

7.如权利要求3所述的短波调制解调方法，其特征在于，所述Turbo均衡具体指：前馈滤波的接收信号与前一次迭代得到的发送信号经过反馈滤波之后的结果进行干扰消除，再将干扰消除的结果发送给FPGA进行译码。

8.如权利要求7所述的短波调制解调方法，其特征在于，在没有反馈信息的第一次均衡时，采用DDE算法进行计算。

9.如权利要求7所述的短波调制解调方法，其特征在于，所述译码是通过对数似然比表示的BT算法进行LDPC译码。

10.如权利要求3所述的短波调制解调方法，其特征在于，所述信号传输方式采用无差错数据传输ARQ模式。

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