CN104465726A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明揭露一种半导体装置及其制造方法，其中，所述装置包括一基板，其具有一主动区及位于主动区内的一场板区。至少一沟槽式栅极结构位于基板内，其中场板区位于沟槽式栅极结构的一第一侧。至少一源极掺杂区位于沟槽式栅极结构的一第二侧的基板内，其中第二侧相对于第一侧，且源极掺杂区邻接于沟槽式栅极结构的一侧壁。一漏极掺杂区位于主动区的基板内，其中场板区位于漏极掺杂区与至少一沟槽式栅极结构之间，且从一上视方向来看，沟槽式栅极结构的长度的延伸方向垂直于漏极掺杂区的长度的延伸方向。

Description

半导体装置及其制造方法
技术领域
本发明是有关于一种半导体装置，特别为有关于一种具有沟槽式栅极(trench gate)的半导体装置及其制造方法。
背景技术
高压元件技术应用于高电压与高功率的集成电路，传统的功率晶体管为了达到高耐压及高电流，驱动电流的流动由平面方向发展为垂直方向。目前发展出具有沟槽式栅极的金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，能够有效地降低导通电阻，且具有较大电流处理能力。
图1绘示出具有沟槽式栅极的金属氧化物半导体场效应晶体管的平面示意图。该金属氧化物半导体场效应晶体管包括：基板500、位于基板500内的漏极(drain)掺杂区510、沟槽式栅极结构520及源极掺杂区530。源极掺杂区530位于沟槽式栅极结构520的两侧，且源极掺杂区530位于沟槽式栅极结构520的两侧。源极掺杂区530及沟槽式栅极结构520具有相同长度，而沟槽式栅极结构520的深度大于源极掺杂区530的深度。从上视方向来看，源极掺杂区530及沟槽式栅极结构520的长度的延伸方向皆平行于漏极掺杂区510的长度的延伸方向。该金属氧化物半导体场效应晶体管的驱动电流从漏极掺杂区510朝向源极掺杂区530及沟槽式栅极结构520的方向流动，且沿着沟槽式栅极结构520的侧壁向上流向源极掺杂区530，因此从上视方向来看，该金属氧化物半导体场效应晶体管的栅极通道宽度w为沟槽式栅极结构520的长度。
在固定的栅极通道长度下，驱动电流的大小与上述栅极通道宽度成正比。然而，若栅极通道宽度增加，则会增加沟槽式栅极结构520的长度，进而增加半导体装置的尺寸。
因此，有必要寻求一种新颖的具有沟槽式栅极的半导体装置及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明实施例提供一种半导体装置，包括一基板，其具有一主动区及位于主动区内的一场板区。至少一沟槽式栅极结构位于基板内，其中场板区位于沟槽式栅极结构的一第一侧。至少一源极掺杂区位于沟槽式栅极结构的一第二侧的基板内，其中第二侧相对于第一侧，且源极掺杂区邻接于沟槽式栅极结构的一侧壁。一漏极掺杂区位于主动区的基板内，其中场板区位于漏极掺杂区与至少一沟槽式栅极结构之间，且从一上视方向来看，沟槽式栅极结构的长度的延伸方向垂直于漏极掺杂区的长度的延伸方向。
本发明实施例提供一种半导体装置的制造方法，包括提供一基板，其具有一主动区及位于主动区内的一场板区。在基板内形成至少一沟槽式栅极结构，其中场板区位于沟槽式栅极结构的一第一侧。在沟槽式栅极结构的一第二侧的基板内形成至少一源极掺杂区，其中第二侧相对于第一侧，且源极掺杂区邻接于沟槽式栅极结构的一侧壁。在主动区的基板内形成一漏极掺杂区，其中场板区位于漏极掺杂区与沟槽式栅极结构之间，且从一上视方向来看，沟槽式栅极结构的长度的延伸方向垂直于该漏极掺杂区的长度的延伸方向。
通过本发明的半导体装置及其制造方法，相较于长度的延伸方向平行于漏极掺杂区的沟槽式栅极结构，在固定的装置面积下，将沟槽式栅极结构配置为其长度的延伸方向大体上垂直于漏极掺杂区的长度的延伸方向，使总栅极通道宽度为沟槽式栅极结构中的栅极电极层的深度的两倍时，增加沟槽式栅极结构及源极掺杂区的深度，能够增加半导体装置的总栅极通道宽度；另外，由于半导体装置内能够形成彼此间隔排列的多个沟槽式栅极结构，使得总栅极通道宽度增加为多个沟槽式栅极结构中的栅极电极层的深度的两倍的总和，因此可再进一步提高驱动电流及改善导通电阻，并有效增加装置面积的使用效率。并且根据本发明的半导体装置及其制造方法，当沟槽式栅极结构的长度的延伸方向大体上垂直于漏极掺杂区的长度的延伸方向，而使半导体装置的栅极通道宽度为沟槽式栅极结构中的栅极电极层的深度时，能够通过增加极少部分的装置面积，大幅提高沟槽式栅极结构的总栅极通道宽度，进而提升驱动电流及改善导通电阻；根据本发明实施例的沟槽式栅极结构，能够在相同的所需驱动电流下，缩小栅极结构的尺寸且增加装置面积的使用效率，进而缩小半导体装置的尺寸。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：
图1绘示出具有沟槽式栅极的金属氧化物半导体场效应晶体管的平面示意图。
图2A、图3A及图4A绘示出根据本发明实施例的半导体装置的制造方法的平面示意图。
图2B绘示出沿着图2A中的剖线2B-2B’的剖面示意图。
图3B绘示出沿着图3A中的剖线3B-3B’的剖面示意图。
图4B绘示出沿着图4A中的剖线4B-4B’的剖面示意图。
图5A绘示出根据本发明另一实施例的半导体装置的平面示意图。
图5B绘示出沿着图5A中的剖线5B-5B’的剖面示意图。
附图标号说明：
10        主动区
20        场板区
50        箭号
100、500  基板
200、520  沟槽式栅极结构
210       沟槽
220       介电层
230       栅极电极层
240       场氧化层
250       场板电极
300、530  源极掺杂区
310       掺杂区
350       井区
400、510  漏极掺杂区
W、w      栅极通道宽度
具体实施方式
以下说明本发明实施例的半导体装置及其制造方法的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的图式及说明内容中是使用相同的标号来表示相同或相似的部件。
以下配合图4A及图4B说明本发明实施例的具有沟槽式栅极的半导体装置，其中图4A绘示出根据本发明实施例的具有沟槽式栅极的半导体装置的平面示意图，且图4B绘示出沿着图4A中的剖线4B-4B’的剖面示意图。
在本实施例中，具有沟槽式栅极的半导体装置包括：一基板100、至少一沟槽式栅极结构200、至少一源极掺杂区300、一漏极掺杂区400以及一井区350。基板100具有一主动区10及位于主动区10内的一场板(field plate)区20。在本实施例中，基板100为单晶硅基底。在其他实施例中，基板100可为绝缘层上覆硅(silicon on insulator，SOI)基底、外延硅基底、硅锗基底、化合物半导体基底或其他适当的半导体基板。在本实施例中，基板100的导电类型为n型，但并不限定于此。在其他实施例中，基板100的导电类型也可为p型，且可根据设计需要选择其导电类型。
沟槽式栅极结构200位于主动区10的基板100内。场板区20及井区350分别位于沟槽式栅极结构200的相对的第一侧及第二侧，且一部分的沟槽式栅极结构200位于井区350内。在本实施例中，井区350的导电类型为p型，但并不限定于此。在其他实施例中，井区350的导电类型也可为n型，且可根据设计需要选择其导电类型。
沟槽式栅极结构200包括一介电层220及一栅极电极层230。介电层220顺应性地位于基板100内的一沟槽210内，且栅极电极层230位于介电层220上，并填满沟槽210，如图4B所示。介电层220作为栅极介电层且可包括氧化物、氮化物、氮氧化物、其组合或其他合适的栅极介电材料。栅极电极层230可包括硅、多晶硅(polysilicon)或其他导电材料。在本实施例中，沟槽式栅极结构200为一长条状柱体，且长条状柱体的底面具有矩形的外形，如图4A所示。在其他实施例中，沟槽式栅极结构200的长条状柱体的底面可具有椭圆形、圆角矩形或多边形的外形(未绘示)。
源极掺杂区300位于沟槽式栅极结构200的第二侧的基板100内，且邻接于沟槽式栅极结构200的一侧壁。在本实施例中，源极掺杂区300的导电类型为n型，但并不限定于此。在其他实施例中，源极掺杂区300的导电类型也可为p型，且可根据设计需要选择其导电类型，举例来说，源极掺杂区300可包括p型掺杂物(例如，硼或氟化硼)或n型掺杂物(例如，磷或砷)。
在本实施例中，源极掺杂区300的深度大于沟槽式栅极结构200的深度，如图4B所示。在其他实施例中，源极掺杂区300的深度可等于沟槽式栅极结构200的深度。在本实施例中，从上视方向来看，源极掺杂区300邻接于沟槽式栅极结构200的侧边的长度与沟槽式栅极结构200的宽度相同，如图4A所示。在其他实施例中，源极掺杂区300邻接于沟槽式栅极结构200的侧边的长度可大于沟槽式栅极结构200的宽度(未绘示)。
在本实施例中，具有沟槽式栅极的半导体装置可包括多个沟槽式栅极结构200及对应地邻接于沟槽式栅极结构200的多个源极掺杂区300，且沟槽式栅极结构200彼此间隔排列，源极掺杂区300亦彼此间隔排列。举例来说，具有沟槽式栅极的半导体装置包括彼此间隔排列的两个沟槽式栅极结构200及彼此间隔排列且对应于沟槽式栅极结构200的两个源极掺杂区300，如图4A所示。沟槽式栅极结构200彼此可具有相同的外形，且源极掺杂区300彼此可具有相同的外形。在另一实施例中，两个沟槽式栅极结构200彼此可具有不同的外形，且两个源极掺杂区300彼此可具有相同或不同的外形(未绘示)。在其他实施例中，两个以上的沟槽式栅极结构200中可具有相同或不同的外形的沟槽式栅极结构200，且相邻的沟槽式栅极结构200之间可具有相同或不同的间距。两个以上的源极掺杂区300中可具有相同或不同的外形的源极掺杂区300，且相邻的源极掺杂区300之间可具有相同或不同的间距。可以理解的是，图4A及图4B中沟槽式栅极结构200及对应的源极掺杂区300的数量及外形仅作为范例说明，并不限定于此，沟槽式栅极结构200及对应的源极掺杂区300的实际数量及外形取决于设计需求。
漏极掺杂区400位于主动区10的基板100内，每一沟槽式栅极结构200与漏极掺杂区400之间具有相同的间距。漏极掺杂区400位于沟槽式栅极结构200的第一侧，且场板区20位于漏极掺杂区400与沟槽式栅极结构200之间，如图4A及图4B所示。在本实施例中，漏极掺杂区400的导电类型为p型，但并不限定于此。在其他实施例中，漏极掺杂区400的导电类型也可为n型，且可根据设计需要选择其导电类型，例如，漏极掺杂区400可包括p型掺杂物(例如，硼或氟化硼)或n型掺杂物(例如，磷或砷)。
在本实施例中，从上视方向来看，沟槽式栅极结构200的长度的延伸方向(即，X方向)大体上垂直于漏极掺杂区400的长度的延伸方向(即，Y方向)，如图4A所示。
在本实施例中，具有沟槽式栅极的半导体装置更包括一场氧化层240(例如，硅局部氧化(local oxidation of silicon，LOCOS)结构)以及一场板电极250。场氧化层240位于场板区20内的基板100内，且突出于基板100上，场板电极250位于场氧化层240上，且延伸至基板100上，如图4A及图4B所示。
具有沟槽式栅极的半导体装置的驱动电流从漏极掺杂区400通过场氧化层240下方，且沿着沟槽式栅极结构200垂直于漏极掺杂区400的长度的延伸方向(即，Y方向)的两相对侧壁，水平地流向对应的源极掺杂区300，如图4A的箭号50所示。根据本发明实施例，具有沟槽式栅极的半导体装置的栅极通道宽度W相等于单一沟槽式栅极结构200中的栅极电极层230的深度。而由于驱动电流沿着沟槽式栅极结构200的两相对侧壁流向源极掺杂区300，因此总栅极通道宽度为栅极电极层230的深度的两倍或多个沟槽式栅极结构200中的栅极电极层230的深度的两倍的总和。
图1中的具有沟槽式栅极的金属氧化物半导体场效应晶体管仅具有一个沟槽式栅极结构500，且沟槽式栅极结构500的长度的延伸方向平行于漏极掺杂区510的长度的延伸方向。此具有沟槽式栅极的金属氧化物半导体场效应晶体管的栅极通道宽度w为沟槽式栅极结构500的长度，若为了增加驱动电流而增加栅极通道宽度w，则会等比例地增加半导体装置的面积。
相较于图1中的具有沟槽式栅极的金属氧化物半导体场效应晶体管，本发明实施例的半导体装置具有单一沟槽式栅极结构200或多个彼此间隔的沟槽式栅极结构200，沟槽式栅极结构200的长度的延伸方向大体上垂直于漏极掺杂区400的长度的延伸方向，使栅极通道宽度W为沟槽式栅极结构200中的栅极电极层230的深度，因此能够通过调整沟槽式栅极结构200及源极掺杂区300的深度，控制所需的栅极通道宽度W。
由此可知，相较于长度的延伸方向平行于漏极掺杂区的沟槽式栅极结构，在固定的装置面积下，将沟槽式栅极结构配置为其长度的延伸方向大体上垂直于漏极掺杂区的长度的延伸方向，使总栅极通道宽度为沟槽式栅极结构中的栅极电极层的深度的两倍时，增加沟槽式栅极结构及源极掺杂区的深度，能够增加半导体装置的总栅极通道宽度。另外，由于半导体装置内能够形成彼此间隔排列的多个沟槽式栅极结构，使得总栅极通道宽度增加为多个沟槽式栅极结构中的栅极电极层的深度的两倍的总和，因此可再进一步提高驱动电流及改善导通电阻，并有效增加装置面积的使用效率。
根据本发明实施例，当沟槽式栅极结构的长度的延伸方向大体上垂直于漏极掺杂区的长度的延伸方向，而使半导体装置的栅极通道宽度为沟槽式栅极结构中的栅极电极层的深度时，能够通过增加极少部分的装置面积，大幅提高沟槽式栅极结构的总栅极通道宽度，进而提升驱动电流及改善导通电阻。换句话说，根据本发明实施例的沟槽式栅极结构，能够在相同的所需驱动电流下，缩小栅极结构的尺寸且增加装置面积的使用效率，进而缩小半导体装置的尺寸。
图5A绘示出本发明另一实施例的具有沟槽式栅极的半导体装置的平面示意图，且图5B绘示出沿着图5A中的剖线5B-5B’的剖面示意图。图5A及图5B中的半导体装置的驱动电流路径及总栅极通道宽度相同于图4A及图4B中的半导体装置，且图5A及图5B中的半导体装置的结构类似于图4A及图4B中的半导体装置。差异在于图5A及图5B中的半导体装置的结构更包括一掺杂区310，位于沟槽式栅极结构200的第一侧的基板100内。掺杂区310与源极掺杂区300具有相同的导电类型，且与源极掺杂区300分别邻接于沟槽式栅极结构200的相对两侧壁。
在本实施例中，位于沟槽式栅极结构200的相对两侧的源极掺杂区300及掺杂区310的深度皆大于沟槽式栅极结构200的深度，如图5B所示。在其他实施例中，源极掺杂区300及掺杂区310的深度可等于沟槽式栅极结构200的深度。
在本实施例中，具有沟槽式栅极的半导体装置可包括多个沟槽式栅极结构200及对应地邻接于沟槽式栅极结构200的相对两侧壁的多个源极掺杂区300及多个掺杂区310，且沟槽式栅极结构200彼此间隔排列，位于沟槽式栅极结构200的相对两侧的源极掺杂区300及掺杂区310亦彼此间隔排列。举例来说，具有沟槽式栅极的半导体装置包括彼此间隔排列的两个沟槽式栅极结构200及彼此间隔排列且对应于两个沟槽式栅极结构200的相对两侧壁的两个源极掺杂区300及两个掺杂区310，如图5A所示。
根据本发明一实施例，由于沟槽式栅极结构的相对两侧分别具有源极掺杂区300及与源极掺杂区300具有相同导电类型的掺杂区310，电流先经过掺杂区310并沿着栅极结构200的侧壁流至源极掺杂区300，因此能够进一步降低电流路径上的电阻，进而提升半导体装置的驱动电流。
以下配合图2A、图3A及图4A和图2B、图3B及图4B说明本发明实施例的具有沟槽式栅极的半导体装置的制造方法，其中图2A、图3A及图4A绘示出根据本发明实施例的具有沟槽式栅极的半导体装置的制造方法的平面示意图，且其中图2B绘示出沿着图2A中的剖线2B-2B’的剖面示意图，图3B绘示出沿着图3A中的剖线3B-3B’的剖面示意图，且图4B绘示出沿着图4A中的剖线4B-4B’的剖面示意图。
请参照图2A及图2B，提供一基板100，其具有一主动区10及位于主动区10内的一场板区20。在本实施例中，基板100为单晶硅基底。在其他实施例中，基板100可为绝缘层上覆硅(silicon on insulator，SOI)基底、外延硅基底、硅锗基底、化合物半导体基底或其他适当的半导体基板。在本实施例中，基板100的导电类型为n型，但并不限定于此。在其他实施例中，基板100的导电类型也可为p型，且可根据设计需要选择其导电类型。
可通过掺杂工艺(例如，离子注入工艺)，在基板100内形成井区350。在本实施例中，井区350的导电类型为p型，但并不限定于此。在其他实施例中，井区350的导电类型也可为n型，且可根据设计需要选择其导电类型。
接着，可通过沉积工艺及光刻蚀刻工艺，在基板100上形成图案化的一硬式掩膜层(未绘示)，例如氮化硅层，以暴露出场板区20的基板100。接着，进行氧化成长工艺，以在场板区20的基板100内形成场氧化层240(例如，硅局部氧化结构)，且突出于基板100上。
接着，在去除硬式掩膜层之后，可通过沉积工艺及光刻蚀刻工艺，在基板100上形成另一图案化的硬式掩膜层(未绘示)，以暴露出一部分的基板100。接着，进行蚀刻工艺(例如，干蚀刻工艺、湿蚀刻工艺、等离子体蚀刻工艺、反应性离子蚀刻工艺或其他适当的蚀刻工艺)，在基板100内形成至少一沟槽210，使得一部分的沟槽210位于井区350内，且场板区20及井区350分别位于沟槽210的相对的第一侧及第二侧。举例来说，在基板100内形成两个沟槽210，如图2A所示。
接着，请参照图3A及图3B，在去除用以形成沟槽210的硬式掩膜层(未绘示)之后，可通过掺杂工艺(例如，离子注入工艺)，在沟槽210的第二侧的基板100内形成对应沟槽210且彼此间隔排列的多个源极掺杂区300。在本实施例中，源极掺杂区300的导电类型为n型，但并不限定于此。在其他实施例中，源极掺杂区300的导电类型也可为p型，且可根据设计需要选择其导电类型，举例来说，通过p型掺杂物(例如，硼或氟化硼)、n型掺杂物(例如，磷或砷)及/或其组合进行掺杂工艺。
在本实施例中，两个源极掺杂区300彼此可具有相同的外型，如图3A所示。在另一实施例中，两个源极掺杂区300彼此可具有不同的外型(未绘示)。在其他实施例中，两个以上的源极掺杂区300中可具有相同或不同的外型的源极掺杂区300，且相邻的源极掺杂区300之间可具有相同或不同的间距。可以理解的是，图3A中源极掺杂区300的数量及外形仅作为范例说明，并不限定于此，源极掺杂区300的实际数量及外形取决于设计需求。
在另一实施例中，可通过掺杂工艺，在沟槽210的相对两侧的基板100内形成分别邻接于沟槽210的相对两侧壁的源极掺杂区300及与源极掺杂区300具有相同导电类型的掺杂区310，如图5A及图5B所示。
请参照图4A及图4B，可通过沉积工艺(例如，原子层沉积(atomic layer deposition，ALD)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、热氧化工艺或其他适合的工艺)，将介电材料顺应性地沉积于每一沟槽210内，以对应形成一介电层220，作为栅极介电层。介电层220可包括氧化物、氮化物、氮氧化物、其组合或其他合适的栅极介电材料。
接着，可通过沉积工艺(例如，物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、溅镀工艺或涂布工艺)，在每一介电层220上沉积一导电材料，并填满对应的沟槽210，以形成栅极电极层230，进而在基板100内形成彼此间隔排列的两个沟槽式栅极结构200，如图4A所示。场板区20及井区350分别位于沟槽式栅极结构200的相对的第一侧及第二侧，源极掺杂区300位于沟槽式栅极结构200的第二侧的基板100内，且一个源极掺杂区300对应地邻接于一个沟槽式栅极结构200的一侧壁。
栅极电极层230可包括硅、多晶硅或其他导电材料。另外，也可通过沉积工艺，在场氧化层240上形成一场板电极250，且延伸至基板100上。
在本实施例中，两个沟槽式栅极结构200皆为长条状柱体，且长条状柱体的底面具有矩形的外形，如图4A所示。在另一实施例中，两个沟槽式栅极结构200彼此可具有不同的外形(未绘示)。在其他实施例中，沟槽式栅极结构200的长条状柱体的底面可具有椭圆形、圆角矩形或多边形的外形(未绘示)。两个以上的沟槽式栅极结构200中可具有相同或不同的外形的沟槽式栅极结构200，且相邻的沟槽式栅极结构200之间可具有相同或不同的间距。可以理解的是，图4A中沟槽式栅极结构200的数量及外形仅作为范例说明，并不限定于此，沟槽式栅极结构200的实际数量及外形取决于设计需求。
在本实施例中，源极掺杂区300的深度大于沟槽式栅极结构200的深度，如图4B所示。在其他实施例中，源极掺杂区300的深度可等于沟槽式栅极结构200的深度。在本实施例中，从上视方向来看，源极掺杂区300邻接于沟槽式栅极结构200的侧边的长度与沟槽式栅极结构200的宽度相同，如图4A所示。在其他实施例中，源极掺杂区300邻接于沟槽式栅极结构200的侧边的长度可大于沟槽式栅极结构200的宽度(未绘示)。
接着，可通过掺杂工艺(例如，离子注入工艺)，在主动区10的基板100内形成一漏极掺杂区400。场板区20位于漏极掺杂区400与沟槽式栅极结构200之间，且每一沟槽式栅极结构200与漏极掺杂区400之间具有相同的间距。在本实施例中，漏极掺杂区400的导电类型为p型，但并不限定于此。在其他实施例中，漏极掺杂区400的导电类型也可为n型，且可根据设计需要选择其导电类型，例如，通过p型掺杂物(例如，硼或氟化硼)、n型掺杂物(例如，磷或砷)及/或其组合进行掺杂工艺。
在本实施例中，从上视方向来看，沟槽式栅极结构200的长度的延伸方向(即，X方向)大体上垂直于漏极掺杂区400的长度的延伸方向(即，Y方向)，如图4A所示。
具有沟槽式栅极的半导体装置的驱动电流从漏极掺杂区400通过场氧化层240下方，且沿着沟槽式栅极结构200垂直于漏极掺杂区400的长度的延伸方向(即，Y方向)的两相对侧壁，水平地流向对应的源极掺杂区300，如图4A的箭号50所示。根据本发明实施例，具有沟槽式栅极的半导体装置的栅极通道宽度W相等于单一沟槽式栅极结构200中的栅极电极层230的深度。而由于驱动电流沿着沟槽式栅极结构200的两相对侧壁流向源极掺杂区300，因此总栅极通道宽度为栅极电极层230的深度的两倍或多个沟槽式栅极结构200中的栅极电极层230的深度的两倍的总和。
相较于长度的延伸方向平行于漏极掺杂区的沟槽式栅极结构，根据本发明实施例，当沟槽式栅极结构的长度的延伸方向大体上垂直于漏极掺杂区的长度的延伸方向，使总栅极通道宽度为沟槽式栅极结构中的栅极电极层的深度的两倍时，能够在相同的所需驱动电流下，缩小栅极结构的尺寸且增加装置面积的使用效率，进而缩小半导体装置的尺寸。
本发明实施例的半导体装置及其制造方法可应用于横向扩散金属氧化物半导体晶体管(laterally diffused metal oxide semiconductor，LDMOS)、N型通道绝缘栅极双极性晶体管(N-channel insulated gate bipolar transistor，NIGBT)等各种低电压、高电压及极高电压的元件。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可更动与组合上述各种实施例。

Claims (14)

1.一种半导体装置，其特征在于，包括：
一基板，具有一主动区及位于所述主动区内的一场板区；
至少一沟槽式栅极结构，位于所述基板内，其中所述场板区位于所述至少一沟槽式栅极结构的一第一侧；
至少一源极掺杂区，位于所述至少一沟槽式栅极结构的一第二侧的所述基板内，其中所述第二侧相对于所述第一侧，且所述至少一源极掺杂区邻接于所述至少一沟槽式栅极结构的一侧壁；以及
一漏极掺杂区，位于所述主动区的所述基板内，其中所述场板区位于所述漏极掺杂区与所述至少一沟槽式栅极结构之间，且从一上视方向来看，所述至少一沟槽式栅极结构的长度的延伸方向垂直于所述漏极掺杂区的长度的延伸方向。
2.根据权利要求1所述的半导体装置，其特征在于，所述至少一源极掺杂区的深度等于或大于所述至少一沟槽式栅极结构的深度，且其中所述半导体装置的栅极通道宽度为所述至少一沟槽式栅极结构中的一栅极电极层的深度。
3.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括多个沟槽式栅极结构及对应的多个源极掺杂区，且其中所述沟槽式栅极结构彼此间隔排列，且所述源极掺杂区彼此间隔排列。
4.根据权利要求3所述的半导体装置，其特征在于，所述沟槽式栅极结构之间具有相同的间距，且每一沟槽式栅极结构与所述漏极掺杂区之间具有相同的间距，且其中所述源极掺杂区之间具有相同的间距。
5.根据权利要求3所述的半导体装置，其特征在于，所述沟槽式栅极结构之间具有不同的间距，且每一沟槽式栅极结构与所述漏极掺杂区之间具有相同的间距，且其中所述源极掺杂区之间具有不同的间距。
6.根据权利要求1所述的半导体装置，其特征在于，所述至少一沟槽式栅极结构包括：
一介电层，顺应性地位于所述基板内的一沟槽内；以及
一栅极电极层，位于所述介电层上，且填满所述沟槽，且其中所述半导体装置更包括：
一场氧化层，位于所述场板区的所述基板上；以及
一场板电极，位于所述场氧化层上。
7.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置更包括至少一掺杂区，位于所述至少一沟槽式栅极结构的所述第一侧的所述基板内，且其中所述至少一掺杂区与所述至少一源极掺杂区具有相同的导电类型。
8.一种半导体装置的制造方法，其特征在于，包括：
提供一基板，所述基板具有一主动区及位于所述主动区内的一场板区；
在所述基板内形成至少一沟槽式栅极结构，其中所述场板区位于所述至少一沟槽式栅极结构的一第一侧；
在所述至少一沟槽式栅极结构的一第二侧的所述基板内形成至少一源极掺杂区，其中所述第二侧相对于所述第一侧，且所述至少一源极掺杂区邻接于所述至少一沟槽式栅极结构的一侧壁；以及
在所述主动区的所述基板内形成一漏极掺杂区，其中所述场板区位于所述漏极掺杂区与所述至少一沟槽式栅极结构之间，且从一上视方向来看，所述至少一沟槽式栅极结构的长度的延伸方向垂直于所述漏极掺杂区的长度的延伸方向。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述至少一源极掺杂区的深度等于或大于所述至少一沟槽式栅极结构的深度，且其中所述半导体装置的栅极通道宽度为所述至少一沟槽式栅极结构中的一栅极电极层的深度。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述半导体装置包括多个沟槽式栅极结构及对应的多个源极掺杂区，且其中所述沟槽式栅极结构彼此间隔排列，且所述源极掺杂区彼此间隔排列。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述沟槽式栅极结构之间具有相同的间距，且每一沟槽式栅极结构与所述漏极掺杂区之间具有相同的间距，且其中所述源极掺杂区之间具有相同的间距。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述沟槽式栅极结构之间具有不同的间距，且每一沟槽式栅极结构与所述漏极掺杂区之间具有相同的间距，且其中所述源极掺杂区之间具有不同的间距。
13.根据权利要求8所述的半导体装置的制造方法，其特征在于，更包括：
在所述场板区的所述基板上形成一场氧化层；以及
在所述场氧化层上形成一场板电极。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，更包括在所述至少一沟槽式栅极结构的所述第一侧的所述基板内形成至少一掺杂区，其中所述至少一掺杂区与所述至少一源极掺杂区具有相同的导电类型。
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