CN104425305A - 一种测试结构失效分析方法 - Google Patents
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Abstract
本发明公开了一种测试结构失效分析方法,第一次是通过测试垫进行电性测量缩小分析范围,第二次是通过衬垫及VC分析进一步缩小分析范围,再将缩小范围后的样品去层处理到需要观察的层次,就可以用VC观测到测试结构断点位置。采用本发明能够提高失效分析的成功率。
Description
技术领域
本发明涉及半导体集成电路的失效分析领域,特别涉及一种测试结构失效分析方法。
背景技术
在半导体集成电路的失效分析过程中,当要对特定点进行分析时,往往需要去层次到特定位置,然后通过电压对比(Voltage Contrast,VC)的分析方法进行定位。
对于有断点的长金属线的失效分析,目前的去层方法很难使长金属线处于同一平面,在去层还未达到长金属线那一层时,金属线已经断掉,因此无法通过现有的失效分析方法找到断点的位置。这里,长金属线的长度一般大于10毫米(mm)。
发明内容
有鉴于此,本发明要解决的技术问题是:如何准确确定长金属线断点位置。
为解决上述技术问题,本发明的技术方案具体是这样实现的:
本发明提供了一种测试结构失效分析方法,所述测试结构为一金属互连层的长金属线,该方法包括:
通过通孔将长金属线电性连接至顶层金属互连层表面的N个测试垫,所述测试垫等距离分布,将长金属线均匀分为N-1段,N为大于等于3的整数;
在每两个相邻测试垫的距离范围内,等距离设置n列贯穿顶层金属互连层至长金属线的衬垫,n为大于等于2的整数;
对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点;
去掉测试垫层,显露出顶层金属层及n列衬垫的顶层;
通过电压对比VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点;
去层至长金属线层,通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置。
所述对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点的方法包括:
在第一测试垫和第二测试垫之间施加电压,进行电阻测量,如果电阻值超过预定值,则确定第一测试垫和第二测试垫之间的长金属线具有断点。
所述通过VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点的方法包括:
将第一测试垫所对应的顶层金属互连层接地,将第二测试垫所对应的顶层金属互连层悬置;
通过扫描电镜确定第一列衬垫和第二列衬垫之间的长金属线具有断点。
所述去层至长金属线层的方法包括:采用湿法刻蚀、手动研磨或者反应离子刻蚀方法的一种或者多种的任意组合,去除长金属线上方的结构层,显露出长金属线层。
所述通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置的方法包括:
将第一列衬垫所对应的长金属线位置接地,将第二列衬垫所对应的长金属线位置悬置;
通过扫描电镜确定长金属线具体断点位置。
由上述的技术方案可见,本发明实施例对于具有断点的长金属线,通过逐步缩小分析范围的方法,经过两步缩小范围之后,再对局部样品进行去层处理到失效当层的长金属线,最后用VC分析方法就能够准确获取长金属线的断点位置。现有技术中,由于长金属线长度比较长,去层方法非常不容易处理,还未进行VC分析,长金属线已被磨断。与现有技术的失效分析方法相比,本发明的方法大大提高了失效分析的成功率。
附图说明
图1为本发明测试结构失效分析方法的流程示意图。
图2为本发明实施例一具体测试结构的俯视示意图。
图3为与图2测试结构对应的剖面示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白,以下参照附图并举实施例,对本发明进一步详细说明。
本发明的核心思想是:对位于一金属互连层的长金属线进行失效分析时,预先通过通孔将长金属线电性连接至顶层金属互连层表面的N个测试垫,所述测试垫等距离分布,将长金属线均匀分为N-1段,N为大于等于3的整数;在每两个相邻测试垫的距离范围内,等距离设置n列贯穿顶层金属互连层至长金属线的衬垫,n为大于等于2的整数。然后对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点;去掉测试垫层,显露出顶层金属层及n列衬垫的顶层;通过电压对比VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点;去层至长金属线层,通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置。由于最后确定的断点范围较小,所以再对长金属线在小范围内进行去层处理,取得局部范围内平整的样品,经VC分析可以得到长金属线准确的断点位置,从而提高长金属线失效分析的成功率。
本发明测试结构失效分析方法的流程示意图如图1所示,其包括以下步骤:
步骤11、通过通孔将长金属线电性连接至顶层金属互连层表面的N个测试垫,所述测试垫等距离分布,将长金属线均匀分为N-1段,N为大于等于3的整数;
在每两个相邻测试垫的距离范围内,等距离设置n列贯穿顶层金属互连层至长金属线的衬垫,n为大于等于2的整数。
其中,长金属线为一测试结构,一般位于切割道(scribe line)内,或者芯片的冗余结构内。由于本发明是对长金属线进行失效分析,所以本步骤中所形成结构都位于切割道内,或者芯片的冗余结构内。在半导体制程中,通常是将晶圆切割成一个个芯片,然后将这些芯片做成功能不同的半导体封装结构。晶圆由多个芯片组成,而芯片间则以切割道相隔。
步骤12、对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点。
其中,在第一测试垫和第二测试垫之间施加电压,进行电阻测量,如果电阻值超过预定值,则确定第一测试垫和第二测试垫之间的长金属线具有断点。
步骤13、去掉测试垫层,显露出顶层金属层及n列衬垫的顶层。
步骤14、通过电压对比VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点。
其中,将第一测试垫所对应的顶层金属互连层接地,将第二测试垫所对应的顶层金属互连层悬置;
通过扫描电镜确定第一列衬垫和第二列衬垫之间的长金属线具有断点。
步骤15、去层至长金属线层,通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置。
其中,去层至长金属线层的方法包括:采用湿法刻蚀、手动研磨或者反应离子刻蚀方法的一种或者多种的任意组合,去除长金属线上方的结构层,显露出长金属线层。
通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置的方法包括:
将第一列衬垫所对应的长金属线位置接地,将第二列衬垫所对应的长金属线位置悬置;
通过扫描电镜确定长金属线具体断点位置。
以下结合具体实施例对本发明的方法进行详细说明。图2为本发明实施例一具体测试结构的俯视示意图。图2中长金属线的长度大约为42mm,是围绕芯片周围一圈的金属线,假设该金属线位于第一金属互连层,称为M1,如果通过测试垫1至测试垫9分为8段的话,每段有5000多微米(um)。测试垫1至测试垫9位于顶层金属互连层的表面,也就是说,测试垫与金属线之间间隔多层金属互连层,所以金属线要求与测试垫电性连接,必须经过中间的金属互连层,假设中间的金属互连层有6层,M2至M6。
首先,对测试垫1和测试垫2进行电性测量,然后依次对相邻两个测试垫进行电性测量,直至测试垫8和测试垫9。假设本实施例中在其他两两相邻测试垫上进行电性测量时,得到的电阻值为正常阻值,只有在测试垫1和测试垫2之间进行电性测量时,电阻值异常高,则说明金属线的断点肯定在测试垫1和测试垫2之间的对应位置上。因此,断点范围缩小在测试垫1和测试垫2之间的距离范围内,接下来只需要在测试垫1和测试垫2之间所对应的金属线的距离范围内,进一步确定断点位置。
图3为与图2测试结构对应的剖面示意图。图3中示意出测试垫1和测试垫2,以及测试垫1和测试垫2之间的3列衬垫。第一列衬垫、第二列衬垫和第三列衬垫在测试垫1和测试垫2的距离范围内,等距离分布,每列衬垫贯穿顶层金属互连层至长金属线,由于本实施例中顶层金属互连层为M6,长金属线位于M1,则每列衬垫贯穿M6至M1。每列衬垫由在每一金属互连层设置的一小面积衬垫在通孔的连接下,串联而成。每一金属互连层设置的一小面积衬垫面积都相同。实施例中每个小面积衬垫可以为1um*1um,明显比测试垫70um*70um的面积小很多。
在确定测试垫1和测试垫2之间的长金属线具有断点之后,测试垫层就可以去除,从而显露出顶层金属互连层M6和3列衬垫的顶层。其中,测试垫层一般为铝衬垫,该层的去除为现有技术,在此不再赘述。
从图3可以看出,测试垫层去除之后,测试垫1对应的M6与测试垫2对应的M6,就显露出来。因此,将测试垫1对应的M6接地,将测试垫2对应的M6悬置,进行电压对比分析,由于断点就在两者之间,所以由于电势差异会在测试垫1对应的M6和测试垫2对应的M6之间,呈现不同的亮暗衬度。假设断点在第一列衬垫和第二列衬垫所对应的金属线上,则通过扫描电镜就可以看到,第一列衬垫区域的亮度相对于第二列衬垫和第三列衬垫区域的亮度要高,由此可以断定金属线的断点位置在第一列衬垫和第二列衬垫之间所对应的金属线上。因此,断点范围缩小在第一列衬垫和第二列衬垫之间的距离范围内,接下来只需要在第一列衬垫和第二列衬垫之间所对应的金属线的距离范围内,进一步确定断点位置。
经过上述两次缩小失效分析范围,要分析的金属线长度已经变得很短了,这时进行去层处理,就很容易实现。所以此时,将长金属线层上面的结构层都处理掉,显露出长金属线层。这里,需要去层的是M2至M6。
此时,将第一列衬垫所对应的长金属线位置接地,将第二列衬垫所对应的长金属线位置悬置,进行电压对比分析,由于断点就在两者之间,所以由于电势差异会在第一列衬垫和第二列衬垫之间所对应的金属线区域上,呈现不同的亮暗衬度,由此就可以断定长金属线的断点位置就在亮暗区域的分界线上。
至此,本发明的测试结构的失效分析结束。
经过本发明的方法,对具有断点的长金属线的失效分析,缩小了分析范围,缩短了去层处理的长金属线的长度,所以更容易成功地将长金属线层显露出来,因此大大提高了对长金属线失效分析的成功率。
需要说明的是,本发明设置测试垫的个数,以及衬垫的列数,都是根据测试结构的长金属线的长度灵活调整的,随着具体实例的不同而不同。本发明的失效分析方法,第一次是通过测试垫进行电性测量缩小分析范围,第二次是通过衬垫及VC分析进一步缩小分析范围,再将缩小范围后的样品去层处理到需要观察的层次,就可以用VC观测到测试结构断点位置。只要是通过缩小分析范围,进而观测到断点位置的方法,都在本发明的保护范围内,不限于本发明实施例中的测试垫和衬垫。
以上所述仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和原则之内,所作的任何修改、等同替换以及改进等,均应包含在本发明的保护范围之内。
Claims (5)
1.一种测试结构失效分析方法,所述测试结构为一金属互连层的长金属线,其特征在于,该方法包括:
通过通孔将长金属线电性连接至顶层金属互连层表面的N个测试垫,所述测试垫等距离分布,将长金属线均匀分为N-1段,N为大于等于3的整数;
在每两个相邻测试垫的距离范围内,等距离设置n列贯穿顶层金属互连层至长金属线的衬垫,n为大于等于2的整数;
对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点;
去掉测试垫层,显露出顶层金属层及n列衬垫的顶层;
通过电压对比VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点;
去层至长金属线层,通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置。
2.如权利要求1所述的方法,其特征在于,所述对N个测试垫依次进行相邻两两电性测量,确定第一测试垫和第二测试垫之间的长金属线具有断点的方法包括:
在第一测试垫和第二测试垫之间施加电压,进行电阻测量,如果电阻值超过预定值,则确定第一测试垫和第二测试垫之间的长金属线具有断点。
3.如权利要求2所述的方法,其特征在于,所述通过VC分析,在第一测试垫和第二测试垫之间的距离范围内确定第一列衬垫和第二列衬垫之间的长金属线具有断点的方法包括:
将第一测试垫所对应的顶层金属互连层接地,将第二测试垫所对应的顶层金属互连层悬置;
通过扫描电镜确定第一列衬垫和第二列衬垫之间的长金属线具有断点。
4.如权利要求3所述的方法,其特征在于,所述去层至长金属线层的方法包括:采用湿法刻蚀、手动研磨或者反应离子刻蚀方法的一种或者多种的任意组合,去除长金属线上方的结构层,显露出长金属线层。
5.如权利要求4所述的方法,其特征在于,所述通过VC分析,在第一列衬垫和第二列衬垫之间的距离范围内确定长金属线具体断点位置的方法包括:
将第一列衬垫所对应的长金属线位置接地,将第二列衬垫所对应的长金属线位置悬置;
通过扫描电镜确定长金属线具体断点位置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106019118A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 功率mos失效位置的判定方法 |
CN110911301A (zh) * | 2019-12-26 | 2020-03-24 | 苏州科阳光电科技有限公司 | 一种晶圆级封装检测结构及方法 |
CN110504181B (zh) * | 2019-08-26 | 2022-03-18 | 上海华力集成电路制造有限公司 | 正交通孔链测试结构开路失效的分析方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050098780A1 (en) * | 2003-11-06 | 2005-05-12 | Chartered Semiconductor Manufacturing Ltd. | Planar voltage contrast test structure and method |
CN101150094A (zh) * | 2006-09-22 | 2008-03-26 | 台湾积体电路制造股份有限公司 | 半导体晶圆结构 |
CN101499458A (zh) * | 2008-02-02 | 2009-08-05 | 中芯国际集成电路制造(上海)有限公司 | 一种检测cmp引起的碟陷和侵蚀的测试结构及方法 |
-
2013
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050098780A1 (en) * | 2003-11-06 | 2005-05-12 | Chartered Semiconductor Manufacturing Ltd. | Planar voltage contrast test structure and method |
CN101150094A (zh) * | 2006-09-22 | 2008-03-26 | 台湾积体电路制造股份有限公司 | 半导体晶圆结构 |
CN101499458A (zh) * | 2008-02-02 | 2009-08-05 | 中芯国际集成电路制造(上海)有限公司 | 一种检测cmp引起的碟陷和侵蚀的测试结构及方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106019118A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 功率mos失效位置的判定方法 |
CN110504181B (zh) * | 2019-08-26 | 2022-03-18 | 上海华力集成电路制造有限公司 | 正交通孔链测试结构开路失效的分析方法 |
CN110911301A (zh) * | 2019-12-26 | 2020-03-24 | 苏州科阳光电科技有限公司 | 一种晶圆级封装检测结构及方法 |
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