CN104393042B - T形漏场板异质结功率器件及其制作方法 - Google Patents
T形漏场板异质结功率器件及其制作方法 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 153
- 230000004888 barrier function Effects 0.000 claims abstract description 82
- 238000000034 method Methods 0.000 claims abstract description 58
- 238000002161 passivation Methods 0.000 claims abstract description 54
- 230000007704 transition Effects 0.000 claims abstract description 19
- 239000011241 protective layer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000000463 material Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 239000003989 dielectric material Substances 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 6
- 239000012298 atmosphere Substances 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 41
- 230000015556 catabolic process Effects 0.000 abstract description 30
- 229910002601 GaN Inorganic materials 0.000 description 34
- 230000008569 process Effects 0.000 description 33
- 239000010931 gold Substances 0.000 description 30
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 20
- 230000005684 electric field Effects 0.000 description 18
- 238000005566 electron beam evaporation Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- 229910021529 ammonia Inorganic materials 0.000 description 9
- 229910052739 hydrogen Inorganic materials 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 9
- 230000004907 flux Effects 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000008020 evaporation Effects 0.000 description 7
- 238000001704 evaporation Methods 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000011160 research Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 150000004678 hydrides Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004223 radioprotective effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium(III) oxide Inorganic materials O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了一种T形漏场板异质结功率器件及其制作方法，主要解决现有场板技术在实现高击穿电压时工艺复杂的问题。其包括：衬底(1)、过渡层(2)、势垒层(3)、源极(4)、肖特基漏极(5)、台面(6)、栅极(7)、钝化层(8)和保护层(11)。钝化层(8)内刻有漏槽(9)，钝化层(8)与保护层(11)之间淀积有T形漏场板(10)，T形漏场板(10)与肖特基漏极(5)电气连接，且下端完全填充在漏槽(9)内。本发明具有制作工艺简单、反向特性好以及成品率高的优点，可作为开关器件。
Description
技术领域
本发明属于微电子技术领域，涉及半导体器件，特别是T形漏场板异质结功率器件，可作为电力电子系统的基本器件。
技术背景
功率半导体器件是电力电子系统的重要元件，是进行电能处理的有效工具。近年来，随着能源和环境问题的日益突出，研发新型高性能、低损耗功率器件已成为提高电能利用率、节约能源、缓解能源危机的有效途径之一。然而，在功率器件研究中，高速、高压与低导通电阻之间存在着严重的制约关系，合理、有效地改进这种制约关系是提高器件整体性能的关键。随着市场不断对功率系统提出更高效率、更小体积、更高频率的要求，传统Si基半导体功率器件性能已逼近其理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率，以氮化镓为代表的宽禁带半导体材料，凭借其更大的禁带宽度、更高的临界击穿电场和更高的电子饱和漂移速度，且化学性能稳定、耐高温、抗辐射等突出优点，在制备高性能功率器件方面脱颖而出，应用潜力巨大。特别是采用GaN基异质结结构的高电子迁移率晶体管，即GaN基HEMT器件，更是因其低导通电阻、高工作频率等特性，能满足下一代电子装备对功率器件更大功率、更高频率、更小体积和更恶劣高温工作的要求，在经济和军事领域具有广阔和特殊的应用前景。
然而，常规GaN基HEMT器件结构上存在固有缺陷，会导致器件沟道电场强度呈畸形分布，尤其是在器件栅极靠近漏极附近存在极高电场峰值。这导致实际的GaN基HEMT器件在施加正漏极电压情况下，即正向关态，的正向击穿电压往往远低于理论期望值，且存在电流崩塌、逆压电效应等可靠性问题，严重制约了在电力电子领域中的应用和发展。为了解决以上问题，国内外研究者们提出了众多方法，而场板结构是其中效果最为显著、应用最为广泛的一种。2000年美国UCSB的N.Q.Zhang等人首次将场板结构成功应用于GaN基HEMT功率器件中，研制出交叠栅功率器件，饱和输出电流为500mA/mm，关态击穿电压可达570V，这是当时所报道击穿电压最高的GaN器件，参见High breakdown GaN HEMT with overlapping gatestructure,IEEE Electron Device Letters,Vol.21,No.9,pp.421-423,2000。随后，各国研究机构纷纷展开了相关的研究工作，而美国和日本是该领域中的主要领跑者。在美国，主要是UCSB、南卡大学、康奈尔大学以及著名的电力电子器件制造商IR公司等从事该项研究。日本相对起步较晚，但他们对这方面的工作非常重视，资金投入力度大，从事机构众多，包括：东芝、古河、松下、丰田和富士等大公司。随着研究的深入，研究者们发现相应地增加场板长度，可以提高器件击穿电压。但场板长度的增加会使场板效率，即击穿电压比场板长度，不断减小，也就是场板提高器件击穿电压的能力随着场板长度的增加逐渐趋于饱和，参见Enhancement of breakdown voltage in AlGaN/GaN high electron mobilitytransistors using a field plate,IEEE Transactions on Electron Devices,Vol.48,No.8,pp.1515-1521,2001，以及Development and characteristic analysis of afield-plated Al2O3/AlInN/GaN MOS HEMT,Chinese Physics B,Vol.20,No.1,pp.0172031-0172035,2011。因此，为了进一步提高器件击穿电压，同时兼顾场板效率，2004年UCSB的H.L.Xing等人提出了一种双层场板结构，他们研制的双层栅场板GaN基HEMT器件可获得高达900V的击穿电压，最大输出电流700mA/mm，参见High breakdown voltageAlGaN-GaN HEMTs achieved by multiple field plates,IEEE Electron DeviceLetters,Vol.25,No.4,pp.161-163,2004。而且这种双层场板结构已成为当前国际上用来改善GaN基功率器件击穿特性，提高器件整体性能的主流场板技术。
在实际应用中，研究者们还发现在电动汽车、功率管理系统、S类功率放大器等许多技术领域中，往往需要功率器件具有很强的反向阻断，即反向关态，能力，也就是希望器件在关态下具有很高的负的漏极击穿电压，即反向击穿电压。而通常的单层或双层场板都是与栅极或源极相连，因此当器件漏极施加非常低的反向电压时，器件栅极便会正向开启，并通过很大栅电流，从而导致器件失效。因此，为了改善功率器件的反向阻断能力，2009年Eldad Bahat-Treidel等人提出了一种采用肖特基漏极的功率器件，参见AlGaN/GaN HEMTWith Integrated Recessed Schottky-Drain Protection Diode,IEEE Electron DeviceLetters,Vol.30,No.9,pp.901-903,2009。然而，肖特基漏极在提高器件反向阻断特性方面的能力十分有限，因此为了更有效地改善功率器件的反向阻断能力，研究者们将场板技术引入到了器件漏极，形成了漏场板结构。2005年Wataru Saito等人提出了一种采用源场板和漏场板的异质结功率器件，参见Design optimization of high breakdown voltageAlGaN-GaN power HEMT on an insulating substrate for RONA-VB tradeoffcharacteristics,IEEE Transactions on Electron Devices,Vol.52,No.1,pp.106-111,2005。然而，由于单层的漏场板在提高器件击穿电压方面的能力仍然有限，因此将双层场板结构与漏场板异质结功率器件相结合，也就是采用双层场板结构的漏场板而构成双层漏场板功率器件，可以实现器件反向击穿电压的进一步提升，这具有较大的应用潜力。然而，双层场板HEMT功率器件的工艺复杂，制造成本更高，每一层场板的制作都需要光刻、淀积金属、淀积钝化介质等工艺步骤。而且要优化各层场板下介质材料厚度以实现击穿电压最大化，必须进行繁琐的工艺调试和优化，因此大大增加了器件制造的难度，降低了器件的成品率。
发明内容
本发明的目的在于克服上述已有技术的不足，提供一种结构简单、反向击穿电压高、场板效率高和可靠性高的T形漏场板异质结功率器件及其制作方法，以减小器件制作难度，改善器件的反向击穿特性，提高器件成品率。
为实现上述目的，本发明提供的器件结构采用GaN基宽禁带半导体材料构成的异质结结构，其自下而上包括：衬底、过渡层、势垒层、钝化层和保护层，势垒层的上面淀积有源极、肖特基漏极及栅极，势垒层的侧面刻有台面，且台面深度大于势垒层厚度，其特征在于：
钝化层内刻有漏槽；
钝化层与保护层之间淀积有T形漏场板；
所述T形漏场板与肖特基漏极电气连接，且下端完全填充在漏槽内。
作为优选，所述的漏槽深度s为0.64～13.5μm，宽度b为1.07～12.2μm。
作为优选，所述的漏槽的底部与势垒层之间的距离d为0.119～2.84μm。
作为优选，所述的T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离c为1.17～14.2μm。
作为优选，所述漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离a为s×(d)0.5，其中s为漏槽的深度，d为漏槽底部与势垒层之间的距离。
为实现上述目的，本发明制作T形漏场板异质结功率器件的方法，包括如下过程：
第一步，在衬底上外延GaN基宽禁带半导体材料，形成过渡层；
第二步，在过渡层上外延GaN基宽禁带半导体材料，形成势垒层；
第三步，在势垒层上第一次制作掩膜，利用该掩膜在势垒层的左端淀积金属，再在N2气氛中进行快速热退火，制作源极；
第四步，在势垒层上第二次制作掩膜，利用该掩膜在势垒层的右端淀积金属，制作肖特基漏极；
第五步，在势垒层上第三次制作掩膜，利用该掩膜在源极左侧与肖特基漏极右侧的势垒层上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面；
第六步，在势垒层上第四次制作掩膜，利用该掩膜在源极和肖特基漏极之间的势垒层上淀积金属，制作栅极；
第七步，分别在源极上部、肖特基漏极上部、栅极上部及势垒层的其他区域上部淀积绝缘介质材料，形成钝化层；
第八步，在钝化层上第五次制作掩膜，利用该掩膜在栅极与肖特基漏极之间的钝化层内进行刻蚀，以制作漏槽，且漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离a为s×(d)0.5，其中s为漏槽的深度，d为漏槽底部与势垒层之间的距离；
第九步，在钝化层上第六次制作掩膜，利用该掩膜在漏槽内以及栅极与肖特基漏极之间的钝化层上淀积金属，所淀积金属完全填充漏槽，以形成厚度为0.64～13.5μm的T形漏场板，并将T形漏场板与肖特基漏极电气连接；
第十步，在T形漏场板上部和钝化层的其它区域上部淀积绝缘介质材料，形成保护层，完成整个器件的制作。
本发明器件与采用传统漏场板的功率器件比较具有以下优点：
1.进一步提高了器件的反向击穿电压。
本发明由于采用T形漏场板结构，使器件在处于反向关态的工作状态时，势垒层表面电势从肖特基漏极到栅极逐渐升高，从而增加了势垒层中耗尽区，即高阻区，的面积，改善了耗尽区的分布，促使栅极与肖特基漏极之间势垒层中的耗尽区承担更大的负漏源电压，从而大大提高了器件的反向击穿电压。
2.进一步减小了栅极泄漏电流，提高了器件在反向关态时可靠性。
本发明由于采用T形漏场板结构，使器件在处于反向关态的工作状态时，器件势垒层耗尽区中电场线的分布也得到了更有效的调制，器件中肖特基漏极靠近栅极一侧边缘、T形漏场板靠近栅极一侧边缘以及漏槽靠近栅极一侧边缘都会产生一个电场峰值，而且通过调整T形漏场板下方的钝化层的厚度、漏槽深度和宽度、漏槽靠近肖特基漏极一侧边缘与肖特基漏极靠近栅极一侧边缘之间的距离以及T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离，可以使得上述各个电场峰值相等且小于GaN基宽禁带半导体材料的击穿电场，从而最大限度地减少了栅极靠近肖特基漏极一侧的边缘所收集的电场线，有效地降低了该处的电场，大大减小了栅极泄漏电流，使得器件在反向关态时的可靠性和击穿特性均得到了显著增强。
3.工艺简单，易于实现，提高了成品率。
本发明器件结构中T形漏场板的制作只需一步工艺便可完成，避免了传统的堆层场板结构所带来的工艺复杂化问题，大大提高了器件的成品率。
仿真结果表明，本发明器件的反向击穿电压远远大于采用传统漏场板的异质结功率器件的反向击穿电压。
以下结合附图和实施例进一步说明本发明的技术内容和效果。
附图说明
图1是采用传统漏场板的异质结功率器件的结构图；
图2是本发明T形漏场板异质结功率器件的结构图；
图3是本发明T形漏场板异质结功率器件的制作流程图；
图4是对传统器件及本发明器件仿真所得的反向关态时势垒层中电场曲线图。
具体实施方式
参照图2，本发明是基于GaN基宽禁带半导体异质结结构，其包括：衬底1、过渡层2、势垒层3、源极4、肖特基漏极5、台面6、栅极7、钝化层8、漏槽9、T形漏场板10与保护层11。衬底1、过渡层2与势垒层3为自下而上分布；源极4和肖特基漏极5淀积在势垒层3上，栅极7淀积在源极4和肖特基漏极5之间的势垒层3上；台面6制作在源极左侧及肖特基漏极右侧，该台面深度大于势垒层厚度；钝化层8分别覆盖在源极上部、肖特基漏极上部、栅极上部及势垒层的其他区域上部；漏槽9位于栅极与肖特基漏极之间的钝化层8内；漏槽的深度s为0.64～13.5μm，宽度b为1.07～12.2μm，且漏槽底部和势垒层之间的距离d为0.119～2.84μm；漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离a为s×(d)0.5，其中s为漏槽的深度，d为漏槽底部与势垒层之间的距离；T形漏场板10淀积在钝化层8与保护层11之间，该T形漏场板10与肖特基漏极5电气连接，且下端完全填充在漏槽9内；T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离c为1.17～14.2μm，保护层11分别覆盖在T形漏场板10上部以及钝化层的其它区域上部。
上述器件的衬底1采用蓝宝石或碳化硅或硅材料；过渡层2由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为1～5μm；势垒层3由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为5～50nm；钝化层8和保护层11均采用SiO2、SiN、Al2O3、Sc2O3、HfO2、TiO2中的任意一种或其它绝缘介质材料，钝化层的厚度为漏槽的深度s和漏槽底部与势垒层之间的距离d之和，即0.759～16.34μm；保护层的厚度为0.68～9.1μm；T形漏场板10采用三层不同金属的组合构成，其厚度为0.64～13.5μm。
参照图3，本发明制作T形漏场板异质结功率器件的流程，给出如下三种实施例：
实施例一：制作衬底为蓝宝石，钝化层为Al2O3，保护层为SiN，T形漏场板为Ti/Mo/Au金属组合的T形漏场板异质结功率器件。
步骤1.在蓝宝石衬底1上自下而上外延GaN材料制作过渡层2，如图3a。
使用金属有机物化学气相淀积技术在蓝宝石衬底1上外延厚度为1μm的未掺杂过渡层2，该过渡层自下而上由厚度分别为30nm和0.97μm的GaN材料构成。外延下层GaN材料采用的工艺条件为：温度为530℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为22μmol/min；外延上层GaN材料采用的工艺条件为：温度为960℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为120μmol/min。
步骤2.在GaN过渡层2上淀积未掺杂的Al0.5Ga0.5N制作势垒层3，如图3b。
使用金属有机物化学气相淀积技术在GaN过渡层2上淀积厚度为5nm，且铝组分为0.5的未掺杂Al0.5Ga0.5N势垒层3，其采用的工艺条件为：温度为980℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为35μmol/min，铝源流量为7μmol/min。
步骤3.在势垒层3的左端淀积金属Ti/Al/Ni/Au制作源极4，如图3c。
在Al0.5Ga0.5N势垒层3上第一次制作掩膜，使用电子束蒸发技术在其左端淀积金属，再在N2气氛中进行快速热退火，制作源极4，其中所淀积的金属为Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni与Au，其厚度为0.018μm/0.135μm/0.046μm/0.052μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于快速热退火采用的工艺条件为：温度为850℃，时间为35s。
步骤4.在势垒层3的右端淀积金属Ni/Au制作肖特基漏极5，如图3d。
在Al0.5Ga0.5N势垒层3上第二次制作掩膜，使用电子束蒸发技术在其右端淀积金属，制作肖特基漏极5，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤5.在源极左边与肖特基漏极右边的势垒层上进行刻蚀制作台面6，如图3e。
在Al0.5Ga0.5N势垒层3上第三次制作掩膜，使用反应离子刻蚀技术在源极左边与肖特基漏极右边的势垒层上进行刻蚀，形成台面6，刻蚀深度为10nm。刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤6.在源极和肖特基漏极之间的势垒层上淀积金属Ni/Au制作栅极7，如图3f。
在Al0.5Ga0.5N势垒层上第四次制作掩膜，使用电子束蒸发技术在源极和肖特基漏极之间的势垒层上淀积金属，制作栅极7，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm。淀积金属采用的工艺条件为：真空度小于1.8×10- 3Pa，功率范围为200～1000W，蒸发速率小于
步骤7.在源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部淀积钝化层8，如图3g。
使用原子层淀积技术分别覆盖源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部，完成淀积厚度为0.759μm的Al2O3钝化层8。淀积钝化层采用的工艺条件为：以TMA和H2O为反应源，载气为N2，载气流量为200sccm，衬底温度为300℃，气压为700Pa。
步骤8.在栅极7与肖特基漏极5之间的钝化层内进行刻蚀制作漏槽9，如图3h。
在钝化层8上第五次制作掩膜，使用反应离子刻蚀技术在栅极7与肖特基漏极5之间的钝化层内进行刻蚀，以制作漏槽9，该漏槽的深度为0.64μm，宽度为1.07μm，漏槽的底部与势垒层之间的距离为0.119μm，漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离为0.221μm。刻蚀采用的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤9.在漏槽9内以及栅极7和肖特基漏极5之间的钝化层上淀积金属Ti/Mo/Au形成T形漏场板10，如图3i。
在钝化层8上第六次制作掩膜，使用电子束蒸发技术在漏槽9内以及栅极7和肖特基漏极5之间的钝化层上淀积金属形成T形漏场板10，并将T形漏场板10与肖特基漏极5电气连接，所淀积的金属为Ti/Mo/Au金属组合，即下层为Ti、中层为Mo、上层为Au，其厚度为0.27μm/0.24μm/0.13μm。其中所淀积金属要完全填充漏槽9，T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离为1.17μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤10.在T形漏场板10的上部和钝化层8的其它区域上部淀积SiN制作保护层11，如图3j。
使用等离子体增强化学气相淀积技术在T形漏场板10上部和钝化层8的其它区域上部淀积SiN形成保护层11，其厚度为0.68μm，从而完成整个器件的制作，淀积保护层采用的工艺条件为：气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度、RF功率和压强分别为300℃、25W和950mTorr。
实施例二：制作衬底为碳化硅，钝化层为SiN，保护层为SiO2，T形漏场板为Ti/Ni/Au金属组合的T形漏场板异质结功率器件。
步骤一.在碳化硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图3a。
1.1)使用金属有机物化学气相淀积技术在碳化硅衬底1上外延厚度为50nm的未掺杂AlN材料；其外延的工艺条件为：温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，铝源流量为5μmol/min；
1.2)使用金属有机物化学气相淀积技术在AlN材料上外延厚度为2.45μm的GaN材料，完成过渡层2的制作；其外延的工艺条件为：温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为120μmol/min。
本步骤的外延不局限于金属有机物化学气相淀积技术，也可以采用分子束外延技术或氢化物气相外延技术。
步骤二.在过渡层2上自下而上外延Al0.3Ga0.7N和GaN材料制作势垒层3，如图3b。
2.1)使用金属有机物化学气相淀积技术在过渡层2上淀积厚度为27nm，铝组分为0.3的Al0.3Ga0.7N材料；其外延的工艺条件为：温度为1100℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为16μmol/min，铝源流量为8μmol/min；
2.2)使用金属有机物化学气相淀积技术在Al0.3Ga0.7N材料上外延厚度为3nm的GaN材料，完成势垒层3的制作；其外延的工艺条件为：温度为1400℃，压强为45Torr，氢气流量为4100sccm，氨气流量为4100sccm，镓源流量为11μmol/min。
本步骤的外延不局限于金属有机物化学气相淀积技术，也可以采用分子束外延技术或氢化物气相外延技术。
步骤三.在势垒层3的左端淀积金属Ti/Al/Ni/Au制作源极4，如图3c。
3.1)在势垒层3上第一次制作掩膜，使用电子束蒸发技术在其左端淀积金属，其中所淀积的金属为Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni与Au，其厚度为0.018μm/0.135μm/0.046μm/0.052μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
3.2)在N2气氛中进行快速热退火，完成源极4的制作，快速热退火采用的工艺条件为：温度为850℃，时间为35s。
本步骤的金属淀积不局限于电子束蒸发技术，也可以采用溅射技术。
步骤四.在势垒层3的右端淀积金属Ni/Au制作肖特基漏极5，如图3d。
在势垒层3上第二次制作掩膜，使用电子束蒸发技术在其右端淀积金属，制作肖特基漏极5，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
本步骤的金属淀积不局限于电子束蒸发技术，也可以采用溅射技术。
步骤五.在源极左边与肖特基漏极右边的势垒层上进行刻蚀制作台面6，如图3e。
在势垒层3上第三次制作掩膜，使用反应离子刻蚀技术在源极左边与肖特基漏极右边的势垒层上进行刻蚀，形成台面6，刻蚀深度为100nm。刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
本步骤的刻蚀不局限于反应离子刻蚀技术，也可以采用溅射技术或等离子体刻蚀技术。
步骤六.在源极和肖特基漏极之间的势垒层上淀积金属Ni/Au制作栅极7，如图3f。
在势垒层上第四次制作掩膜，使用电子束蒸发技术在源极和肖特基漏极之间的势垒层上淀积金属，制作栅极7，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm，淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
本步骤的金属淀积不局限于电子束蒸发技术，也可以采用溅射技术。
步骤七.在源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部淀积钝化层8，如图3g。
使用等离子体增强化学气相淀积技术分别覆盖源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部，完成淀积厚度为7.8μm的SiN钝化层8；其采用的工艺条件为：气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度、RF功率和压强分别为300℃、25W和950mTorr。
本步骤的钝化层的淀积不局限于等离子体增强化学气相淀积技术，也可以采用蒸发技术或原子层淀积技术或溅射技术或分子束外延技术。
步骤八.在栅极7与肖特基漏极5之间的钝化层内进行刻蚀制作漏槽9，如图3h。
在钝化层8上第五次制作掩膜，使用反应离子刻蚀技术在栅极7与肖特基漏极5之间的钝化层内进行刻蚀，以制作漏槽9，该漏槽的深度为6.3μm，宽度为6.1μm，漏槽的底部与势垒层之间的距离为1.5μm，漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离为7.716μm。刻蚀采用的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
本步骤的刻蚀不局限于反应离子刻蚀技术，也可以采用溅射技术或等离子体刻蚀技术。
步骤九.在漏槽9内以及栅极7和肖特基漏极5之间的钝化层上淀积金属Ti/Ni/Au制作T形漏场板10，如图3i。
在钝化层8上第六次制作掩膜，使用电子束蒸发技术在漏槽9内以及栅极7和肖特基漏极5之间的钝化层上淀积金属形成T形漏场板10，并将T形漏场板与肖特基漏极5电气连接，所淀积的金属为Ti/Ni/Au金属组合，即下层为Ti、中层为Ni、上层为Au，其厚度为3.2μm/2.5μm/0.6μm。其中所淀积金属要完全填充漏槽9，T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离为7.9μm。淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
本步骤的金属淀积不局限于电子束蒸发技术，也可以采用溅射技术。
步骤十.在T形漏场板10上部和钝化层8的其它区域上部淀积SiO2制作保护层11，如图3j。
使用等离子体增强化学气相淀积技术在T形漏场板10上部和钝化层8的其它区域上部淀积SiO2形成保护层11，其厚度为4.3μm，从而完成整个器件的制作，其采用的工艺条件为：气体为N2O及SiH4，气体流量分别为850sccm和200sccm，温度为250℃，RF功率25W，压强为1100mTorr。
本步骤的保护层的淀积不局限于等离子体增强化学气相淀积技术，也可以采用蒸发技术或原子层淀积技术或溅射技术或分子束外延技术。
实施例三：制作衬底为硅，钝化层为SiO2，保护层为SiN，T形漏场板为Ti/Pt/Au金属组合的T形漏场板异质结功率器件。
步骤A.在硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图3a。
A1)使用金属有机物化学气相淀积技术在温度为800℃，压强为40Torr，氢气流量为4000sccm，氨气流量为4000sccm，铝源流量为25μmol/min的工艺条件下，在硅衬底1上外延厚度为200nm的AlN材料；
A2)使用金属有机物化学气相淀积技术在温度为980℃，压强为45Torr，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为120μmol/min的工艺条件下，在AlN材料上外延厚度为4.8μm的GaN材料，完成过渡层2的制作。
步骤B.在过渡层上自下而上淀积Al0.1Ga0.9N与GaN材料制作势垒层3，如图3b。
B1)使用金属有机物化学气相淀积技术在温度为1000℃，压强为40Torr，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为12μmol/min，铝源流量为12μmol/min的工艺条件下，在过渡层2上外延厚度为46nm，铝组分为0.1的Al0.1Ga0.9N材料；
B2)使用金属有机物化学气相淀积技术在温度为1000℃，压强为40Torr，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为3μmol/min的工艺条件下，在Al0.1Ga0.9N材料上外延厚度为4nm的GaN材料，完成势垒层3的制作。
步骤C.在势垒层3的左端淀积金属Ti/Al/Ni/Au制作源极4，如图3c。
C1)在势垒层3上第一次制作掩膜，使用电子束蒸发技术在真空度小于1.8×10- 3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在其左端淀积金属，其中所淀积的金属为Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni与Au，其厚度为0.018μm/0.135μm/0.046μm/0.052μm；
C2)在N2气氛，温度为850℃，时间为35s的工艺条件下进行快速热退火，完成源极4的制作。
步骤D.在势垒层3的右端淀积金属Ni/Au制作肖特基漏极5，如图3d。
在势垒层3上第二次制作掩膜，使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在势垒层3的右端淀积金属，制作肖特基漏极5，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm。
步骤E.在源极左边与肖特基漏极右边的势垒层上进行刻蚀制作台面6，如图3e。
在势垒层3上第三次制作掩膜，使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件下，在源极左边与肖特基漏极右边的势垒层上进行刻蚀，形成台面6，刻蚀深度为200nm。
步骤F.在源极和肖特基漏极之间的势垒层上淀积金属Ni/Au制作栅极7，如图3f。
在势垒层上第四次制作掩膜，使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在源极和肖特基漏极之间的势垒层上淀积金属，制作栅极7，其中所淀积的金属为Ni/Au金属组合，即下层为Ni、上层为Au，其厚度为0.04μm/0.2μm。
步骤G.在源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部淀积钝化层8，如图3g。
使用等离子体增强化学气相淀积技术在气体为N2O及SiH4，气体流量分别为850sccm和200sccm，温度为250℃，RF功率25W，压强为1100mTorr的工艺条件下，在源极上部、肖特基漏极上部、栅极上部以及势垒层的其他区域上部淀积厚度为16.34μm的SiO2钝化层。
步骤H.在栅极7与肖特基漏极5之间的钝化层内进行刻蚀制作漏槽9，如图3h。
在钝化层8上第五次制作掩膜，使用反应离子刻蚀技术在CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W的工艺条件下，在栅极7与肖特基漏极5之间的钝化层内进行刻蚀，以制作漏槽9，该漏槽的深度为13.5μm，宽度为12.2μm，漏槽的底部与势垒层之间的距离为2.84μm，漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离为22.751μm。
步骤I.在漏槽9内以及栅极7和肖特基漏极5之间的钝化层上部淀积金属Ti/Pt/Au制作T形漏场板10，如图3i。
在钝化层8上第六次制作掩膜，使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在漏槽9内以及栅极与肖特基漏极之间的钝化层8上淀积金属形成T形漏场板10，并将T形漏场板与肖特基漏极5电气连接，所淀积的金属为Ti/Pt/Au金属组合，即下层为Ti、中层为Pt、上层为Au，其厚度为6.4μm/5.8μm/1.3μm。其中所淀积金属要完全填充漏槽9，T形漏场板靠近栅极一侧边缘与漏槽靠近栅极一侧边缘之间的距离为14.2μm。
步骤J.在T形漏场板10上部和钝化层8的其它区域上部淀积SiN制作保护层11，如图3j。
使用等离子体增强化学气相淀积技术在气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度、RF功率和压强分别为300℃、25W和950mTorr的工艺条件下，在T形漏场板10上部和钝化层8的其它区域上淀积SiN制作保护层11，其厚度为9.1μm，从而完成整个器件的制作。
本发明的效果可通过以下仿真进一步说明。
在肖特基漏极加负压的情况下，对采用传统漏场板的异质结功率器件与本发明器件的势垒层中电场进行仿真，结果如图4，其中传统漏场板有效长度L与本发明T形漏场板有效总长度相等。
由图4可以看出：在肖特基漏极加负压的情况下，采用传统漏场板的异质结功率器件在势垒层中的电场曲线只形成了2个近似相等的电场峰值，其在势垒层中的电场曲线所覆盖的面积很小，而本发明器件在势垒层中的电场曲线形成了3个近似相等的电场峰值，使得本发明器件在势垒层中的电场曲线所覆盖的面积大大增加，由于在势垒层中的电场曲线所覆盖的面积近似等于器件的反向击穿电压，说明本发明器件的反向击穿电压远远大于采用传统漏场板的异质结功率器件的反向击穿电压。
对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。
Claims (4)
1.一种制作T形漏场板异质结功率器件的方法，包括如下步骤：
第一步，在衬底(1)上外延GaN基宽禁带半导体材料，形成过渡层(2)；
第二步，在过渡层上外延GaN基宽禁带半导体材料，形成势垒层(3)；
第三步，在势垒层上第一次制作掩膜，利用该掩膜在势垒层的左端淀积金属，再在N2气氛中进行快速热退火，制作源极(4)；
第四步，在势垒层上第二次制作掩膜，利用该掩膜在势垒层的右端淀积金属，制作肖特基漏极(5)；
第五步，在势垒层上第三次制作掩膜，利用该掩膜在源极左侧与肖特基漏极右侧的势垒层(3)上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面(6)；
第六步，在势垒层上第四次制作掩膜，利用该掩膜在源极和肖特基漏极之间的势垒层上淀积金属，制作栅极(7)；
第七步，分别在源极(4)上部、肖特基漏极(5)上部、栅极(7)上部及势垒层的其他区域上部淀积绝缘介质材料，形成钝化层(8)；
第八步，在钝化层上第五次制作掩膜，利用该掩膜在栅极(7)与肖特基漏极(5)之间的钝化层内进行刻蚀，以制作漏槽(9)，且漏槽靠近肖特基漏极一侧边缘和肖特基漏极靠近栅极一侧边缘之间的距离a为s×(d)0.5，其中s为漏槽的深度，d为漏槽底部与势垒层之间的距离；
第九步，在钝化层上第六次制作掩膜，利用该掩膜在漏槽(9)内以及栅极与肖特基漏极之间的钝化层(8)上淀积金属，所淀积金属完全填充漏槽(9)，以形成厚度为0.64～13.5μm的T形漏场板(10)，并将T形漏场板与肖特基漏极电气连接；
第十步，在T形漏场板上部和钝化层的其它区域上部淀积绝缘介质材料，形成保护层(11)，完成整个器件的制作。
2.根据权利要求1所述的方法，其特征在于所述第九步中在漏槽(9)内以及栅极和肖特基漏极之间的钝化层(8)上淀积的金属，采用三层金属组合Ti/Mo/Au，即下层为Ti、中层为Mo、上层为Au，其厚度为0.27～6.4μm/0.24～5.8μm/0.13～1.3μm。
3.根据权利要求1所述的方法，其特征在于所述第九步中在漏槽(9)内以及栅极和肖特基漏极之间的钝化层(8)上淀积的金属，采用三层金属组合Ti/Ni/Au，即下层为Ti、中层为Ni、上层为Au，其厚度为0.27～6.4μm/0.24～5.8μm/0.13～1.3μm。
4.根据权利要求1所述的方法，其特征在于所述第九步中在漏槽(9)内以及栅极和肖特基漏极之间的钝化层(8)上淀积的金属，进一步采用三层金属组合Ti/Pt/Au，即下层为Ti、中层为Pt、上层为Au，其厚度为0.27～6.4μm/0.24～5.8μm/0.13～1.3μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410660029.2A CN104393042B (zh) | 2014-11-18 | 2014-11-18 | T形漏场板异质结功率器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410660029.2A CN104393042B (zh) | 2014-11-18 | 2014-11-18 | T形漏场板异质结功率器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104393042A CN104393042A (zh) | 2015-03-04 |
| CN104393042B true CN104393042B (zh) | 2017-04-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410660029.2A Active CN104393042B (zh) | 2014-11-18 | 2014-11-18 | T形漏场板异质结功率器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104393042B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107123593A (zh) * | 2017-04-11 | 2017-09-01 | 山东大学 | 一种掺锗碳化硅欧姆接触形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414625A (zh) * | 2008-12-01 | 2009-04-22 | 西安电子科技大学 | 槽栅型栅-漏复合场板高电子迁移率晶体管 |
| CN103137476A (zh) * | 2011-12-01 | 2013-06-05 | 电力集成公司 | 具有钝化以及栅极电介质多层结构的GaN高压HFET |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024621A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Epson Corp | 半導体装置 |
-
2014
- 2014-11-18 CN CN201410660029.2A patent/CN104393042B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414625A (zh) * | 2008-12-01 | 2009-04-22 | 西安电子科技大学 | 槽栅型栅-漏复合场板高电子迁移率晶体管 |
| CN103137476A (zh) * | 2011-12-01 | 2013-06-05 | 电力集成公司 | 具有钝化以及栅极电介质多层结构的GaN高压HFET |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104393042A (zh) | 2015-03-04 |
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