CN104392982A - 一种mos静电保护结构及保护方法 - Google Patents

一种mos静电保护结构及保护方法 Download PDF

Info

Publication number
CN104392982A
CN104392982A CN201410520810.XA CN201410520810A CN104392982A CN 104392982 A CN104392982 A CN 104392982A CN 201410520810 A CN201410520810 A CN 201410520810A CN 104392982 A CN104392982 A CN 104392982A
Authority
CN
China
Prior art keywords
drain region
preventing structure
mos
heavy doping
electrostatic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410520810.XA
Other languages
English (en)
Inventor
马先东
何明江
刘中旺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Aviation Chongqing Microelectronics Co Ltd
Original Assignee
China Aviation Chongqing Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Aviation Chongqing Microelectronics Co Ltd filed Critical China Aviation Chongqing Microelectronics Co Ltd
Priority to CN201410520810.XA priority Critical patent/CN104392982A/zh
Publication of CN104392982A publication Critical patent/CN104392982A/zh
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。本发明通过在所述漏极区中制作重掺杂反型区，漏极区的电阻绕过重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的MOS注入工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。

Description

一种MOS静电保护结构及保护方法
技术领域
本发明涉及集成电路技术领域，特别是涉及一种MOS静电保护结构及保护方法。 
背景技术
在制造工艺和最终系统应用过程中，集成电路可能出现静电放电(Electrostatics Discharge，ESD)现象。ESD现象通常会引起高电压电位的放电(一般几千伏)而导致短期(一般100ns)的高电流(几安培)脉冲，这将破坏在当前集成电路中存在的脆弱器件，造成系统的功能失效。因而，对集成电路来说进行静电保护是必不可少的，各大芯片生产厂商也越来越重视芯片集成电路抗静电放电能力的设计。 
MOS器件是一种重要的静电保护器件，被广泛应用于集成电路的静电保护。目前在基于CMOS的MOS工艺下，对静电保护能力的需求越来越高。 
现有技术中，采用的MOS静电保护结构如图1和图2所示，图1为NMOS静电保护结构，图2为PMOS静电保护结构，具体结构包括：第一导电类型衬底101；结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103；所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区，由所述源极区104和漏极区分别引出源电极107和漏电极108。所述漏极区包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106。 
而在采用MOS管静电的保护电路上，HBM(人体放电模式)静电测试，目前业界已经达到6KV，如果进一步增大，现有的这种结构就不能起到保护作用，达不到使用要求。因为现有技术的这种结构，其漏极区的电阻为横向电阻，当发生静电放电时，该电阻阻值不够大，经过该电阻产生的电压降也不高，因此，静电电流减小不够多，不能很好的起到静电保护作用。 
因此，提供一种具有更强保护能力的MOS静电保护结构及保护方法是本领域技术人员需要解决的课题。 
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS静电保护结构及保护方法，用于解决现有技术中漏极区电阻小导致静电保护能力不够强的问题。 
为实现上述目的及其他相关目的，本发明提供一种MOS静电保护结构，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。 
作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的掺杂剂量在1E15atoms/cm3以上。 
作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度小于漏极区的深度。 
作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度范围为0.1～0.25μm，所述漏极区的深度范围为0.4～3μm。 
作为本发明的MOS静电保护结构的一种优选方案，所述MOS静电保护结构包括：第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极； 
所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。 
作为本发明的MOS静电保护结构的一种优选方案，所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。 
作为本发明的MOS静电保护结构的一种优选方案，所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述重掺杂反型区形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中，所述重掺杂反型区为第一导电类型重掺杂区。 
作为本发明的MOS静电保护结构的一种优选方案，所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。 
本发明还提供一种利用MOS静电保护结构进行静电保护的方法，该方法通过漏极区中的重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。 
作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为NMOS，所述栅极、源电极、衬底均接地，所述重掺杂反型区为P型重掺杂区，所述漏电极为静电信号输入端。 
作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为PMOS，所述栅极、源电极、衬底均接高电平，所述重掺杂反型区为N型重掺杂区，所述漏电极为静电信号输入端。 
如上所述，本发明的MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括 在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。本发明通过在所述漏极区中制作重掺杂反型区，漏极区的电阻绕过重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的重掺杂反型区工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。 
附图说明
图1为现有技术的NMOS静电保护结构示意图。 
图2为现有技术的PMOS静电保护结构示意图。 
图3为本发明的NMOS静电保护结构示意图。 
图4为本发明的PMOS静电保护结构示意图。 
图5为本发明的NMOS静电保护结构在使用时的电路示意图。 
图6为本发明的PMOS静电保护结构在使用时的电路示意图。 
元件标号说明 
101   衬底 
102   栅介质层 
103   栅极 
104   源极区 
01    漏极区 
105   轻掺杂漏极区 
106   重掺杂漏极区 
107   源电极 
108   漏电极 
109   重掺杂反型区 
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。 
请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。 
本实施例提供一种MOS静电保护结构，如图3和4所示，所述MOS静电保护结构至少包括在漏极区01中制作的重掺杂反型区109，所述重掺杂反型区109与所述漏极区01的掺杂类型相反。 
作为示例，所述重掺杂反型区109的形状可以为长方形。当然，所述重掺杂反型区109的形状也可以是其他合适的形状，例如梯形等等，且并不限定于此处所列举的几种。所述重掺杂反型区109可以通过半导体离子注入工艺形成，掺杂剂量在1E15atoms/cm3以上。本实施例中，所述重掺杂反型区109掺杂剂量可以暂选为1E16atoms/cm3。 
作为示例，所述重掺杂反型区109的深度小于漏极区01的深度。其中，所述重掺杂反型区109的深度范围为0.1～0.25μm，所述漏极区01的深度范围为0.4～3μm。本实施例中，所述重掺杂反型区109的深度暂选为0.15μm，所述漏极区01的深度暂选为0.6μm。 
如图3和图4所示，作为示例，所述MOS静电保护结构包括： 
第一导电类型衬底101；结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103； 
所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区01，由所述源极区104和漏极区01分别引出源电极107和漏电极108，其中，所述漏极区01包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106，所述重掺杂反型区109形成于栅极结构和第二导电类型重掺杂漏极区105之间的第二导电类型轻掺杂漏极区105中，所述重掺杂反型区109为第一导电类型重掺杂区。所述第二导电类型重掺杂漏极区106用于引出漏电极108。 
作为示例，所述第一导电类型衬底101材料为硅。当然，在其他的实施例中，所述第一导电类型衬底101的材料可以为如锗硅、碳化硅等材料，且并不限于此处所列举的几种。所述栅介质层102的材料为二氧化硅，可以通过热氧化法等方法制备。所述栅介质层102的厚度为100nm～2000nm，在本实施例中，所述栅介质层102的厚度为200nm。当然，此处所列举的仅为一种优选的范围，在其他的实施例中，其厚度可以依据实际需求确定。所述栅极103材料为多晶硅，可以通过常规的外延方法及常规的刻蚀工艺形成。 
需要说明的是，所述MOS静电保护结构可以是NMOS也可以是PMOS，本实施例中，图3为NMOS静电保护结构，该结构中的第一导电类型为P型，第二导电类型为N型，即 衬底101为P型轻掺杂衬底，源极区104为N型重掺杂，漏极区01包括N型轻掺杂漏极区105和N型重掺杂漏极区106，重掺杂反型区109为P型重掺杂区；图4为PMOS静电保护结构，该结构中的第一导电类型为N型，第二导电类型为P型，即衬底101为N型轻掺杂衬底，源极区104为P型重掺杂，漏极区01包括P型轻掺杂区和P型重掺杂区，重掺杂反型区109为N型重掺杂区。 
再需要说明的是，在轻掺杂漏极区105制作重掺杂反型区109时与正常制作重掺杂源极区或者漏极区的MOS离子注入工艺完全一样，不需要改变工艺流程和增加任何成本，也无须特别的流程说明。 
本发明还提供一种MOS静电保护结构的保护方法，如图5和图6所示，该方法在传统MOS静电保护结构的基础上，于漏极区01中制作重掺杂反型区109。若静电保护结构为NMOS，则所述重掺杂反型区109为P型重掺杂区，如图5所示，使用时，将栅极103、源电极107、衬底101接地，静电信号由漏电极108输入；若静电保护结构为PMOS，则所述重掺杂反型区109为N型重掺杂区，如图6所示，使用时，将栅极101、源电极107、衬底101接高电平Vdd，静电信号由漏电极108输入。由于漏极区中制作有重掺杂反型区，漏极电阻需要绕过重掺杂反型区，这样相比于传统MOS静电保护结构中的漏极电阻，其漏极电阻的长度加长，电阻增大，可以产生更大的静电压降，从而提高静电保护能力。 
综上所述，本发明提供一种MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。本发明通过在所述漏极区中制作重掺杂反型区，漏极区的电阻绕过重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的重掺杂反型区工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。 
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。 
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。 

Claims (11)

1.一种MOS静电保护结构，其特征在于，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。
2.根据权利要求1所述的MOS静电保护结构，其特征在于：所述重掺杂反型区的掺杂剂量在1E15atoms/cm3以上。
3.根据权利要求1所述的MOS静电保护结构，其特征在于：所述重掺杂反型区的深度小于漏极区的深度。
4.根据权利要求3所述的MOS静电保护结构，其特征在于：所述重掺杂反型区的深度范围为0.1～0.25μm，所述漏极区的深度范围为0.4～3μm。
5.根据权利要求1所述的MOS静电保护结构，其特征在于：所述MOS静电保护结构包括：
第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极；
所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。
6.根据权利要求5所述的MOS静电保护结构，其特征在于：所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。
7.根据权利要求1或5所述的MOS静电保护结构，其特征在于：所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述重掺杂反型区形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中，所述重掺杂反型区为第一导电类型重掺杂区。
8.根据权利要求5所述的MOS静电保护结构，其特征在于：所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。
9.一种利用如权利要求1～8任一项所述的MOS静电保护结构进行静电保护的方法，其特征在于，通过漏极区中的重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。
10.根据权利要求9所述的MOS静电保护的方法，其特征在于：所述静电保护结构为NMOS，所述重掺杂反型区为P型重掺杂区，所述栅极、源电极、衬底均接地，所述漏电极为静电信号输入端。
11.根据权利要求9所述的MOS静电保护的方法，其特征在于：所述静电保护结构为PMOS，所述重掺杂反型区为N型重掺杂区，所述栅极、源电极、衬底均接高电平，所述漏电极为静电信号输入端。
CN201410520810.XA 2014-09-30 2014-09-30 一种mos静电保护结构及保护方法 Pending CN104392982A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410520810.XA CN104392982A (zh) 2014-09-30 2014-09-30 一种mos静电保护结构及保护方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410520810.XA CN104392982A (zh) 2014-09-30 2014-09-30 一种mos静电保护结构及保护方法

Publications (1)

Publication Number Publication Date
CN104392982A true CN104392982A (zh) 2015-03-04

Family

ID=52610858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410520810.XA Pending CN104392982A (zh) 2014-09-30 2014-09-30 一种mos静电保护结构及保护方法

Country Status (1)

Country Link
CN (1) CN104392982A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
US20090039431A1 (en) * 2007-08-06 2009-02-12 Hiroaki Takasu Semiconductor device
CN102054865A (zh) * 2009-11-05 2011-05-11 上海华虹Nec电子有限公司 用作静电保护结构的mos晶体管及其制造方法
CN103367431A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
US20090039431A1 (en) * 2007-08-06 2009-02-12 Hiroaki Takasu Semiconductor device
CN102054865A (zh) * 2009-11-05 2011-05-11 上海华虹Nec电子有限公司 用作静电保护结构的mos晶体管及其制造方法
CN103367431A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制造方法

Similar Documents

Publication Publication Date Title
CN106449634B (zh) 瞬态电压抑制器及其制造方法
US9431389B2 (en) ESD transistor for high voltage and ESD protection circuit thereof
US9018705B2 (en) ESD transistor
US9601627B2 (en) Diode structure compatible with FinFET process
CN104716132B (zh) 一种低触发电压和高维持电压的硅控整流器及其电路
US9443841B2 (en) Electrostatic discharge protection structure capable of preventing latch-up issue caused by unexpected noise
US11056482B2 (en) Semiconductor device with electrostatic discharge protection
CN104392992A (zh) 一种基于soi的硅控整流器esd保护器件结构
KR102076374B1 (ko) Ｅｓｄ 장치 및 그 제조 방법
US20120098031A1 (en) Dual-directional silicon controlled rectifier
US9165919B2 (en) Semiconductor device
CN104681542A (zh) 半导体静电放电保护装置
CN104299963A (zh) 一种mos静电保护结构及保护方法
CN104282667A (zh) 一种mos 静电保护结构及保护方法
CN104392982A (zh) 一种mos静电保护结构及保护方法
TW201431070A (zh) 具有靜電放電防護功效的電晶體結構
US8941959B2 (en) ESD protection apparatus
TWI538160B (zh) 靜電放電保護裝置及其應用
TWI728090B (zh) 半導體結構
TWI791325B (zh) 靜電放電保護裝置及其操作方法
EP2947691B1 (en) Semiconductor device
CN109599395A (zh) Esd保护电路及其制造方法
US11837600B2 (en) Electrostatic discharge protection apparatus and its operating method
US8575647B2 (en) Bidirectional shockley diode with extended mesa
JP6894715B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150304