CN104392974A - Qfn封装高频集成电路的端子和内芯片配置结构 - Google Patents

Qfn封装高频集成电路的端子和内芯片配置结构 Download PDF

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Abstract

本发明公开了一种QFN封装高频集成电路的端子和内芯片配置结构，其将高频集成电路的两个高频输入端子配置在内芯片放置盘的同一边上，内芯片设置在安装区域中最靠近此两个高频输入端的位置上。与现有技术相比，本发明中，高频输入端的键合引线缩短，因为高频信号的趋肤效应而造成的传输损失减少，并减少了因为阻抗不匹配而造成的回波损耗，集成电路的噪声系数得到改善，从而使得接收机的接收灵敏度得到提高。

Description

QFN封装高频集成电路的端子和内芯片配置结构
技术领域
本发明涉及一种QFN封装的高频集成电路的高频端子和内芯片的配置，特别是涉及一种双路高频输入双路中频输出的下变频集成电路的QFN封装时的高频端子和内芯片配置。
背景技术
QFN(Quad Flat No-Lead Package) 方形扁平无引脚封装由于可以把内芯片上各个功能电路的接地键合点PAD的引线打在一个共同的接地端上，特别适用于高频集成电路的封装。图5为24管脚QFN封装的引线框架的平面示意图。P1到P24为24个管脚；内芯片放置盘10既可以作为QFN封装的公共接地端，也可以作为集成电路的散热端，又是内芯片的承载盘；内芯片放置盘10上的安装区域11是可放置内芯片的最大范围。这种QFN封装的框架需要用模具压制或刻蚀而成，所以一般具有既定的尺寸。
通常情况下，内芯片20被贴到安装区域11的中心部，然后通过打线机把内芯片20上的键合点和封装器的引出端连接，把内芯片20上的接地PAD打线到公共接地端上。这种情况如图6所示。
但是，高频集成电路的内芯片多使用先进的制造工艺，其成本与内芯片的面积成正比。所以，为了降低成本，内芯片的面积需要做到尽量的小。即使小的芯片，需要的管脚数则由内部电路的功能和集成电路的特征所决定。所以，当较小的内芯片要封装成比如说24管脚的QFN时，就会造成引线长度的增加。
而引线长度的增加对于高频信号的传输非常不利。因为从键合点到集成电路引出端之间的连接线是金属细线，而且被封装在介电常数较高的树脂内，这个引线实质上就是一个电感。经验的结果表明，直径为20微米的引线，其电感量大概是1nH/mm。也就是说，引线越长，其电感量就越大。这样的电感量对于低频集成电路来说不会造成大的影响，而对于高频集成电路来说则影响巨大。高频集成电路的高频输入或输出端的阻抗一般设计在50欧姆或75欧姆上，其感抗或容抗成分要求尽量的小以减少损失。那么，假如说输入端上的引线长度是2mm，其电感量L为大概2nH，那么对于频率f为10GHz的高频信号，其感抗为2πfL，约为125欧姆。这样，高频信号传输线就很难得到阻抗的匹配，从而导致传输的信号回波损耗。不仅如此，高频信号在金属线上传输时，由于趋肤效应，信号只能在金属线的表面上传输，所以引线越长，传输途径的电阻越大，也造成了高频信号的损失。特别是集成电路的输入端为高频信号时，这些信号的损失量就是集成电路的噪声系数的增加量，所以，当这种集成电路用于无线信号接收时，接收灵敏度会受到很大影响。
例如，用于卫星通讯接收的Ku波段的双路高频输入双路中频输出的下变频器集成电路包括了双路高频放大器、混频器、中频放大器、本地振荡器、锁相环等功能电路，采用24端子的QFN封装最为合适。输入端Ku波段的信号频率是10.7GHz到12.75GHz，中频输出信号为L波段信号，其频率为950MHz到2.15GHz。由于其内芯片小，而既有的QFN框架有太大的内芯片容纳范围，所以键合引线长度增加，既造成因趋肤效应使得传输损耗的增加，又造成因引线的电感量增加、阻抗匹配难以实现、回波损耗的增加，二者都会引起噪声系数的增加从而造成接收灵敏度的劣化。
发明内容
   本发明的目的是提供一种可有效减少输入端信号损失的QFN封装高频集成电路的端子和内芯片配置结构。
为了实现上述目的，本发明采用如下技术方案：
QFN封装高频集成电路的端子和内芯片配置结构，包括内芯片放置盘、端子和内芯片，内芯片放置盘设置有安装区域，此安装区域为内芯片放置盘可放置内芯片的最大范围；高频集成电路的两个高频输入端子配置在内芯片放置盘的同一边上，内芯片设置在安装区域中最靠近此两个高频输入端的位置上。
两个高频输入端子于内芯片放置盘的同一边上相隔两个或两个以上端子。
两个高频输入端子于内芯片放置盘的同一边上呈对称设置。
高频集成电路的两个中频输出端子分别配置在内芯片放置盘上与高频输入端所在边相邻的一对对边上。
两个中频输出端子于内芯片放置盘的此一对对边上呈对称设置。
采用上述方案后，本发明通过适当配置高频输入端的位置，并把内芯片配置在最靠近高频输入端的位置；进一步地，还将高频集成电路的两个中频输出端子分别配置在内芯片放置盘上与高频输入端所在边相邻的一对对边上。
与现有技术相比，本发明的有益效果是：
一、高频输入端的键合引线缩短，因为高频信号的趋肤效应而造成的传输损失减少。
二、高频输入端的键合引线的电感量减少了，集成电路的高频输入端阻抗匹配状态改善，减少了因为阻抗不匹配而造成的回波损耗。
三、因为输入端损耗的减少，集成电路的噪声系数得到改善。从而使得接收机的接收灵敏度得到提高。
四、可以实现两路信号间的隔离度要求。
附图说明
图1为本发明中端子和内芯片配置示意图；
图2为1.65mm×1.65mm大小的内芯片设置在QFN中心和靠近高频输入端的两种情况下回波损失的仿真结果示意图；
图3为1.65mm×1.65mm大小的内芯片设置在QFN中心和靠近高频输入端的两种情况下噪声系数的仿真结果示意图；
图4为24端子0.5mm端距的QFN的两个端子间的隔离度与间距的关系示意图；
图5为常规的24管脚QFN的框架示意图；
图6为现有技术中24管脚QFN封装的键合引线和芯片配置示意图。
具体实施方式
本发明的QFN封装高频集成电路以双路高频输入双路中频输出的Ku波段下变频器集成电路为例，其除了集成了双路高频放大器、降频器、中频放大器以外，还集成了双路本地振荡器、锁相环、晶体振荡器等功能电路，所以需要多管脚的QFN封装，本实施方式以24管脚QFN封装为例进行说明。这个集成电路中与接收信号有关的输入和输出端子有4个：两个是Ku波段的高频信号输入端、另两个是L波段的中频信号输出端。因为双路的性能要求是一样的，这些高频端子一般是对称配置的。集成电路内芯片的面积大概在2平方mm到4平方mm左右，也就是说，内芯片的边长大概在1.5mm到2.5mm左右。而既有的管脚间距为0.5mm的24脚QFN封装的最大可容内芯片大小一般在2.2mm×2.2mm左右。如果内芯片的高频输入端所在的边的边长为2.2mm以下，那么把内芯片设置在QFN的中心位置的话，从PAD到集成电路端口的键合引线的最短距离也会超过1.1mm。考虑到键合引线的立体结构，键合引线的长度会超过1.5mm，所以键合引线的电感量大概在1.5nH左右。所以，对于12GHz的信号来说，这个1.5nH的电感太大了，会导致很大的信号损失。而且因为难以做到阻抗匹配导致回波损失也增加。一般高频集成电路的回波损失要求小于-10dB。图2和图3所示的分别是1.65mm×1.65mm大小的内芯片的回波损失和噪声系数同键合引线的关系的仿真结果。图2和图3中，上面的曲线是内芯片设置在QFN中心的仿真结果曲线，下面的曲线是内芯片设置在靠近高频输入端一边的仿真结果曲线。从图2-3中可以看出，在12GHz的频率下，与内芯片设置在QFN中心的情况相比，内芯片设置在靠近RF输入端的一边的情况，回波损失改善了约3dB，噪声系数改善了约0.5dB。
还有，由于系统应用上的需要，双路高频输入双路中频输出的Ku波段下变频集成电路的双路信号间的隔离度要求大于25dB。但是，键合引线越长，因为高频输入端以及其键合引线间的信号耦合，造成其隔离度的劣化越严重。三维电磁波仿真的结果表明，即使键合引线短到1mm，在Ku波段，QFN相邻的端子间的隔离度只能达到15dB到18dB，相间隔一个端子的两端子间的隔离度大概在22dB到25dB左右，相隔两个端子的两端子间的隔离度才能大于25dB,大概在28dB左右。这个结果如图4所示。图4中，上面的曲线是两个高频输入端子同边相邻时的隔离度与间距的关系图，中间的曲线是两个高频输入端子同边间隔着一个端子时的隔离度与间距的关系图，下面的曲线是两个高频输入端子同边间隔着两个端子时的隔离度与间距的关系图。
所以，本发明的最佳实施方式是：QFN封装高频集成电路的端子和内芯片配置结构，如图1所示，包括内芯片放置盘10、端子和内芯片20，内芯片放置盘10中部设置有安装区域11，此安装区域11为内芯片放置盘10可放置内芯片20的最大范围；高频集成电路的两个高频输入端子配置在内芯片放置盘10的同一边上且相隔两个端子的P2脚和P5脚，其中，P2脚对应的是第一路高频信号输入端30，P5脚对应的是第二路高频信号输入端31。内芯片20设置在安装区域11中最靠近P2脚和P5脚的一边的位置上。两个中频输出端分别配置在内芯片放置盘10上与高频输入端所在边相邻的一对对边上的P22脚和P9脚，其中，P22脚对应的是第一路中频信号输出端40，P9脚对应的是第二路中频信号输出端41。这样，既可以让双路信号间的隔离度达到25dB以上，回波损失也可以做到-10dB以下，噪声系数又得到了改善。
综上所述，本发明的关键改进点在于：把两个高频输入端子设置在内芯片放置盘上相隔两个端子或相隔两个端子以上的同一边的位置上，并把内芯片设置在安装区域中最靠近高频输入端的一边。
把中频信号设置在与高频输入端所在边相邻的一对对边，一是为了减少高频输入端和中频输出端之间的隔离度；二是让中频信号因为键合引线的损失尽量地小。但是，因为中频信号的损失基本上不会造成噪声系数的增加，所以对其配置不做严格的限制。
所以，根据本发明的宗旨，即使使用的QFN封装不是24端子，或者使用的封装是与QFN类似的扁平无引脚长方形封装，只要符合本发明的关键改进点，都在本发明的权利范围内。

Claims (5)

1.QFN封装高频集成电路的端子和内芯片配置结构，包括内芯片放置盘、端子和内芯片，内芯片放置盘设置有安装区域，此安装区域为内芯片放置盘可放置内芯片的最大范围；其特征在于：高频集成电路的两个高频输入端子配置在内芯片放置盘的同一边上，内芯片设置在安装区域中最靠近此两个高频输入端的位置上。
2.根据权利要求1所述的QFN封装高频集成电路的端子和内芯片配置结构，其特征在于：两个高频输入端子于内芯片放置盘的同一边上相隔两个或两个以上端子。
3.根据权利要求2所述的QFN封装高频集成电路的端子和内芯片配置结构，其特征在于：两个高频输入端子于内芯片放置盘的同一边上呈对称设置。
4.根据权利要求1所述的QFN封装高频集成电路的端子和内芯片配置结构，其特征在于：高频集成电路的两个中频输出端子分别配置在内芯片放置盘上与高频输入端所在边相邻的一对对边上。
5.根据权利要求4所述的QFN封装高频集成电路的端子和内芯片配置结构，其特征在于：两个中频输出端子于内芯片放置盘的此一对对边上呈对称设置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106374840A (zh) * 2016-08-31 2017-02-01 中国电子科技集团公司第三十六研究所 一种射频下变频芯片
CN110444523A (zh) * 2019-08-15 2019-11-12 广东工业大学 一种射频芯片及一种射频器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050194671A1 (en) * 2004-03-05 2005-09-08 Sharp Kabushiki Kaisha High frequency semiconductor device
CN103210487A (zh) * 2010-11-15 2013-07-17 夏普株式会社 半导体封装
JP2013258331A (ja) * 2012-06-13 2013-12-26 Sharp Corp 半導体集積回路および受信装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050194671A1 (en) * 2004-03-05 2005-09-08 Sharp Kabushiki Kaisha High frequency semiconductor device
CN103210487A (zh) * 2010-11-15 2013-07-17 夏普株式会社 半导体封装
JP2013258331A (ja) * 2012-06-13 2013-12-26 Sharp Corp 半導体集積回路および受信装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106374840A (zh) * 2016-08-31 2017-02-01 中国电子科技集团公司第三十六研究所 一种射频下变频芯片
CN106374840B (zh) * 2016-08-31 2019-04-05 中国电子科技集团公司第三十六研究所 一种射频下变频芯片
CN110444523A (zh) * 2019-08-15 2019-11-12 广东工业大学 一种射频芯片及一种射频器件
CN110444523B (zh) * 2019-08-15 2021-08-13 广东工业大学 一种射频芯片及一种射频器件

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