CN104392927A - 改善浅沟槽隔离边缘SiC应力性能的方法 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 106
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 67
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 64
- 239000010703 silicon Substances 0.000 claims abstract description 64
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 50
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000001259 photo etching Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 230000008569 process Effects 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 208000032750 Device leakage Diseases 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000000227 grinding Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000011160 research Methods 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
本发明提供了一种改善浅沟槽隔离边缘SiC应力性能的方法。其中，首先在硅衬底表面依次淀积第一厚度的垫层二氧化硅层和第二厚度的垫层氮化硅层；其中，针对使用的光刻工艺，选择垫层二氧化硅层的第一厚度来控制将要形成的浅沟槽隔离的高度，并且选择垫层二氧化硅层的第一厚度以满足光刻条件并满足第二厚度的垫层氮化硅层的应力要求；然后对垫层二氧化硅层、垫层氮化硅层和硅衬底进行有源区光刻和刻蚀以便在硅衬底中形成凹槽；随后在凹槽中填充二氧化硅并通过化学机械研磨对填充的二氧化硅进行平坦化处理以得到浅沟槽隔离；然后剥离垫层氮化硅层，并部分地去除垫层二氧化硅层而留下预定残留厚度的垫层二氧化硅层。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种通过垫层二氧化硅层(Pad Oxide)工艺的优化来改善浅沟槽隔离边缘SiC应力性能的方法。
背景技术
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，通常包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等以获得更快的器件速度。但是随着超大规模集成电路技术发展至超深亚微米级时，特别是90纳米及以下技术节点时，减小沟道长度会带来一系列问题，为了控制短沟道效应，会在沟道中掺以较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程的广泛研究用来提高载流子的迁移率，从而达到更快的器件速度，并满足摩尔定律的规律。
上世纪80年代到90年代，学术界就已经开始基于硅基衬底实现异质结构研究，直到本世纪初才实现商业应用。其中有两种代表性的应力应用，一种是双轴应力技术(Biaxial Technique)；另一种是单轴应力技术(Uniaxial Technique)，即应力记忆技术(Stress Memorization Technology)、nCESL及选择性(或嵌入)外延生长硅碳SiC漏源(参见文献“K.W.Ang et al.,IEDM Tech.Dig.,pp.1069,2004”以及文献“Y.C.Liu et al.,VLSI,pp.44-45,2007”)对NMOSFET的沟道施加张应力提高电子的迁移率，选择性(或嵌入)外延生长锗硅SiGe、pCESL对PMOSFET沟道施加压应力提高空穴的迁移率，从而提高器件的性能，见图2。
目前，对于SiC外延生长工艺的研究主要集中于如何提高SiC中碳的浓度，碳的浓度越高，晶格失配越大，产生的应力越大，对载流子迁移率的提高越显著；另外，SiC的形状，SiC漏源接近多晶硅的边缘，即靠近器件沟道，应力越直接作用于器件沟道的载流子，对器件性能的提升明显。
以上所有的研究开发都是基于硅衬底，也就是说，硅衬底提供SiC生长的种子，SiC沿着硅的晶格进行外延生长，但是，半导体工艺中，器件之间通过浅沟槽隔离工艺(STI)实现电学隔离，STI中使用二氧化硅进行填充，因此在STI与有源区边缘，SiC外延工艺会受到STI的影响，STI不能够提供足够的硅“种子”，就会出现SiC选择性外延工艺中的左右两侧STI边缘SiC生长低落甚至缺失。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够通过垫层二氧化硅层工艺的优化来改善浅沟槽隔离边缘SiC应力性能的方法。
为了实现上述技术目的，根据本发明，提供了一种改善浅沟槽隔离边缘SiC应力性能的方法，包括：在硅衬底中形成进行浅沟槽隔离；进行阱注入形成N型阱和/或P型阱；制作栅极氧化层，执行栅极多晶硅材料的淀积，并进行栅极多晶硅的光刻形成栅极；通过原子淀积生成的二氧化硅保护层；制作第一栅极侧墙；进行PMOS轻掺杂注入形成PMOS器件漏轻掺杂结构；进行锗硅外延生长工艺；进行NMOS轻掺杂注入形成NMOS器件漏轻掺杂结构；制作第二栅极侧墙，第二栅极侧墙包括SiO2层和SiN层；形成NMOS源漏SiC外延区。
优选地，在硅衬底中形成进行浅沟槽隔离的步骤包括：
首先在硅衬底表面依次淀积第一厚度的垫层二氧化硅层和第二厚度的垫层氮化硅层；其中，针对使用的光刻工艺，选择垫层二氧化硅层的第一厚度来控制将要形成的浅沟槽隔离的高度，并且选择垫层二氧化硅层的第一厚度以满足光刻条件并满足第二厚度的垫层氮化硅层的应力要求；然后对垫层二氧化硅层、垫层氮化硅层和硅衬底进行有源区光刻和刻蚀以便在硅衬底中形成凹槽；随后在凹槽中填充二氧化硅并通过化学机械研磨对填充的二氧化硅进行平坦化处理以得到浅沟槽隔离；然后剥离垫层氮化硅层，并部分地去除垫层二氧化硅层而留下预定残留厚度的垫层二氧化硅层。
优选地，垫层二氧化硅层的第一厚度被选择为满足光刻条件并满足第二厚度的垫层氮化硅层的应力要求的最大厚度。
优选地，在硅衬底中形成进行浅沟槽隔离的步骤使得浅沟槽隔离的上表面高于硅片衬底的上表面。
优选地，形成NMOS源漏SiC外延区的步骤包括：首先淀积作为SiC生长阻挡层的氮化硅层，利用氮化硅层进行光刻以定义SiC区域，接着针对SiC区域进行嵌壁硅干法刻蚀以形成U-型硅凹槽。
优选地，所述方法用于制造MOS晶体管。
本发明合理优化垫层二氧化硅层的厚度，从而控制浅沟槽隔离氧化硅层到有源区硅表面的厚度，使得能够既不影响光刻，又同时获得合理的浅沟槽隔离的高度，控制后续SiC工艺中嵌壁硅刻蚀工艺对浅沟槽隔离侧壁硅的损耗情况，增强了SiC外延生长能力，提高SiC半导体工艺制程能力。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了STI氧化硅层与有源区硅表面的高度差。
图2示意性地示出了根据本发明优选实施例的改善浅沟槽隔离边缘SiC应力性能的方法的流程图。
图3至图6示意性地示出了根据本发明根据本发明优选实施例的改善浅沟槽隔离边缘SiC应力性能的方法的各个步骤。
图7至图10示意性地示出了不同厚度的垫层二氧化硅层得到的不同器件结构。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
通过研究，发明人有利地发现，左右两侧STI边缘SiC生长低落甚至缺失的原因是由于浅沟槽隔离(STI)氧化硅层到有源区硅表面的高度差造成的，当STI高度低于器件有源区硅AA表面时，在进行嵌壁硅刻蚀工艺时，STI表面以上的硅都被刻蚀掉，不能给后续的SiC生长提供硅“种子”，造成如左右两侧STI边缘SiC生长低落甚至缺失。因此，如图1所示，STI氧化硅层20与有源区10硅表面的高度差12，以及STI边缘硅(如图1的虚线所示)的多少，对SiC工艺至关重要。
本发明中，通过优化垫层二氧化硅层，控制STI氧化硅层到有源区硅表面的厚度，从而控制SiC工艺中嵌壁硅刻蚀工艺(Si Recess Etch，也称为硅凹槽刻蚀)对浅沟槽隔离侧壁硅的损耗，增强SiC选择性外延生长能力，提高SiC半导体工艺制程能力。
图2示意性地示出了根据本发明优选实施例的改善浅沟槽隔离边缘SiC应力性能的方法的流程图。
具体地，如图2所示，根据本发明优选实施例的改善浅沟槽隔离边缘SiC应力性能的方法包括：
首先进行步骤S10，在硅衬底10中形成进行浅沟槽隔离20。
步骤S10具体可包括下述步骤：
首先在硅衬底10表面依次淀积第一厚度的垫层二氧化硅层1和第二厚度的垫层氮化硅层2(如图3所示)；其中，针对使用的光刻工艺，选择垫层二氧化硅层1的第一厚度来控制将要形成的浅沟槽隔离的高度，并且选择垫层二氧化硅层1的第一厚度以满足光刻条件并满足第二厚度的垫层氮化硅层2的应力要求；例如，优选地，垫层二氧化硅层1的第一厚度被选择为满足光刻条件并满足第二厚度的垫层氮化硅层2的应力要求的最大厚度(由此能够得到当前情况下的最大的浅沟槽隔离的高度)；
然后对垫层二氧化硅层1、垫层氮化硅层2和硅衬底10进行有源区光刻和刻蚀以便在硅衬底10中形成凹槽3(如图4所示)；
随后在凹槽3中填充二氧化硅并通过化学机械研磨对填充的二氧化硅进行平坦化处理以得到浅沟槽隔离20(如图5所示)；
然后剥离垫层氮化硅层2，并部分地去除垫层二氧化硅层1而留下预定残留厚度的垫层二氧化硅层(如图6所示)。
如图7至图10所示，较厚的垫层二氧化硅层1会得到较高的STI氧化层的高度。图7和图8示出了垫层二氧化硅层1厚度相对较小时STI氧化层的高度(如图8中的双箭头所示)，图9和图10示出了垫层二氧化硅层1厚度相对较大时STI氧化层的高度(如图8中的双箭头所示)。
优选地，在硅衬底10中形成进行浅沟槽隔离20的步骤使得浅沟槽隔离20的上表面高于(至少不低于)硅片衬底的上表面。
接着进行步骤S11，进行阱注入形成N型阱和/或P型阱。
接着进行步骤S12，制作栅极氧化层，执行栅极多晶硅材料的淀积，并进行栅极多晶硅的光刻形成栅极。
接着继续步骤S13，通过原子淀积生成的二氧化硅保护层，保护器件的硅表面，减少表面硅的损失。
接着继续步骤S14，可选地，针对输入输出器件区域执行轻掺杂注入形成外围的输入输出器件的漏轻掺杂结构。
接着继续步骤S15，制作第一栅极侧墙；例如，第一栅极侧墙的材料是SiN；具体地，例如制作第一栅极侧墙的步骤包括SiN的淀积和刻蚀。
接着继续步骤S16，进行PMOS轻掺杂注入形成PMOS器件漏轻掺杂结构。
接着继续步骤S17，进行锗硅外延生长工艺。
接着继续步骤S18，进行NMOS轻掺杂注入形成NMOS器件漏轻掺杂结构。
接着继续步骤S19，制作第二栅极侧墙，第二栅极侧墙包括SiO2层50和SiN层60；例如，第二栅极侧墙的形成包括多SiO2和SiN的淀积和刻蚀。
接着继续步骤S20，形成NMOS源漏SiC外延区。其中，首先淀积作为SiC生长阻挡层的氮化硅层，利用氮化硅层进行光刻以定义SiC区域，接着针对SiC区域进行嵌壁硅干法刻蚀以形成U-型硅凹槽。
当STI上表面低于有源区硅表面时，高于STI上表面的所有硅都将被刻蚀，SiC会在STI边缘SiC生长低落甚至缺失。当STI上表面高于有源区硅表面时，STI氧化层会对其边缘侧壁的硅进行保护，如图1虚线圈出的范围，减少了STI侧壁硅的损耗，增强SiC外延生长能力，提高SiC半导体工艺制程能力。
接着继续步骤S21，进行源漏注入形成源漏极。
接着制作金属前介质、通孔、金属插塞和金属层。
本发明合理优化垫层二氧化硅层的厚度，从而控制浅沟槽隔离氧化硅层到有源区硅表面的厚度，使得能够既不影响光刻，又同时获得合理的浅沟槽隔离的高度，控制后续SiC工艺中嵌壁硅刻蚀工艺对浅沟槽隔离侧壁硅的损耗情况，增强了SiC外延生长能力，提高SiC半导体工艺制程能力。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于包括：
在硅衬底中形成进行浅沟槽隔离；
进行阱注入形成N型阱和/或P型阱；
制作栅极氧化层，执行栅极多晶硅材料的淀积，并进行栅极多晶硅的光刻形成栅极；
通过原子淀积生成的二氧化硅保护层。
2.根据权利要求1所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于还包括步骤：
制作第一栅极侧墙；
进行PMOS轻掺杂注入形成PMOS器件漏轻掺杂结构；
进行锗硅外延生长工艺；
进行NMOS轻掺杂注入形成NMOS器件漏轻掺杂结构；
制作第二栅极侧墙，第二栅极侧墙包括SiO2层和SiN层；
形成NMOS源漏SiC外延区。
3.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，在硅衬底中形成进行浅沟槽隔离的步骤包括：
首先在硅衬底表面依次淀积第一厚度的垫层二氧化硅层和第二厚度的垫层氮化硅层；其中，针对使用的光刻工艺，选择垫层二氧化硅层的第一厚度来控制将要形成的浅沟槽隔离的高度，并且选择垫层二氧化硅层的第一厚度以满足光刻条件并满足第二厚度的垫层氮化硅层的应力要求；
然后对垫层二氧化硅层、垫层氮化硅层和硅衬底进行有源区光刻和刻蚀以便在硅衬底中形成凹槽；
随后在凹槽中填充二氧化硅并通过化学机械研磨对填充的二氧化硅进行平坦化处理以得到浅沟槽隔离；
然后剥离垫层氮化硅层，并部分地去除垫层二氧化硅层而留下预定残留厚度的垫层二氧化硅层。
4.根据权利要求2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，垫层二氧化硅层的第一厚度被选择为满足光刻条件并满足第二厚度的垫层氮化硅层的应力要求的最大厚度。
5.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，在硅衬底中形成进行浅沟槽隔离的步骤使得浅沟槽隔离的上表面高于硅片衬底的上表面。
6.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，在硅衬底中形成进行浅沟槽隔离的步骤使得浅沟槽隔离的上表面不低于硅片衬底的上表面。
7.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，形成NMOS源漏SiC外延区的步骤包括：首先淀积作为SiC生长阻挡层的氮化硅层，利用氮化硅层进行光刻以定义SiC区域，接着针对SiC区域进行嵌壁硅干法刻蚀以形成U-型硅凹槽。
8.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，所述方法用于制造MOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410664592.7A CN104392927B (zh) | 2014-11-19 | 2014-11-19 | 改善浅沟槽隔离边缘SiC应力性能的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410664592.7A CN104392927B (zh) | 2014-11-19 | 2014-11-19 | 改善浅沟槽隔离边缘SiC应力性能的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104392927A true CN104392927A (zh) | 2015-03-04 |
| CN104392927B CN104392927B (zh) | 2017-07-11 |
Family
ID=52610808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410664592.7A Active CN104392927B (zh) | 2014-11-19 | 2014-11-19 | 改善浅沟槽隔离边缘SiC应力性能的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104392927B (zh) |
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| C06 | Publication | ||
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