CN104392907B - 深pn结的形成方法与具有该深pn结的半导体器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 66
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 239000010703 silicon Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 230000001737 promoting effect Effects 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000000956 alloy Substances 0.000 abstract description 7
- 229910045601 alloy Inorganic materials 0.000 abstract description 7
- 239000007787 solid Substances 0.000 abstract description 6
- 238000000407 epitaxy Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 3
- 230000009931 harmful effect Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 206010009696 Clumsiness Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
本申请提供了一种深PN结的形成方法与具有该深PN结的半导体器件。该形成方法包括：步骤S1，在硅衬底上外延生长形成外延层，硅衬底中的杂质离子与外延层中的杂质离子为反型离子；以及步骤S2，将外延层中的杂质离子向硅衬底中进行推进，形成推进层，推进层与外延层形成深PN结。该PN结的形成方法保证了同一批次的硅圆片内同一深度处杂质离子浓度的一致性，以及不同批次的硅圆片的掺杂浓度和结深的一致性；此外，该方法避免了现有技术中将P型或N型固态源基片与硅圆片需要分离造成的掺杂物残留的问题。
Description
技术领域
本发明涉及半导体领域，具体而言，涉及一种深PN结的形成方法与具有该深PN结的半导体器件。
背景技术
应用在航空航天领域的特种半导体器件器件，要求器件必须有高的键合强度，这就使得器件在封装键合(bonding)时需要进行超过800℃的高温处理。可是，这样高的键合温度会导致硅器件中的金属形成楔子(metal spike)深深地刺入到P型或N型结区域；为了保持半导体器件所设计的击穿击穿电压且满足每个应用规范所需要的非常低水平的漏电，必须采取深PN结(至少20μm)的器件结构来缓和上述金属楔子带来的不良影响；另外，深PN结的器件在航空航天应用中也能够禁得起高水平的宇宙辐射。
现有技术中制备深PN结器件的常用方法通常有两种。如图1所示，方法一中采用P型或N型固态源基片1粘贴在每一枚硅圆片2上(具有与固态源基片的杂质离子为反型离子的外延层或衬底)放置，二者均设置在圆片装载舟3上，然后将三者构成的整体放入到扩散炉进行推进，为了获得至少20μm或更深的PN结，需要在1200℃进行长时间的处理。但是，这种方法会在硅圆片2的表面产生严重的掺杂物残留问题，并且残留的掺杂物难以去除，有时只能采用物理破坏的方法才能去除硅圆片2表面掺杂残留物。
如图2所示，方法二中采用P型或N型固态源基片1靠近每一枚硅圆片2(具有与固态源基片1的杂质离子为反型离子的外延层或衬底)放置，二者均设置在圆片装载舟3上，然后将三者构成的整体放到扩散炉进行推进，为了获得至少20μm或更深的PN结，需要在1200℃进行长时间的处理，此方法避免了方法一中圆片2的表面留有掺杂残留物的问题，但是这种掺杂方法难以控制同一批次或不同批次的硅圆片2的深PN结深度的一致性以及深PN结中掺杂浓度的一致性，导致将硅圆片2应用到器件中时，难以保证器件工作的稳定性。
由此可见，需要一种形成深PN结的新方法，此方法可以解决传统制造方法的笨拙性和工艺参数不易控制等问题。一方面不会在硅圆片的表面产生严重的掺杂物残留问题，另一方面可以确保硅圆片内各位置的掺杂浓度达到预定要求，以及不同硅圆片的掺杂浓度和深结深度保持一致性。
发明内容
本发明旨在提供一种深PN结的形成方法与具有该深PN结的半导体器件，以解决现有技术中形成深PN结的硅圆片的掺杂浓度以及结深的一致性难控制，影响器件性能的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种深PN结的形成方法，上述形成方法包括：步骤S1，在硅衬底上外延生长形成外延层，上述硅衬底中的杂质离子与上述外延层中的杂质离子为反型离子；以及步骤S2，将上述外延层中的杂质离子向上述硅衬底中进行推进，形成推进层，上述推进层与上述外延层形成上述深PN结。
进一步地，上述步骤S2在1000℃～1500℃下进行推进5h～10h。
进一步地，上述硅衬底包括硅基底以及基底外延层，上述外延层设置在上述基底外延层上，上述硅基底与上述基底外延层中的杂质离子类型相同。
进一步地，上述硅基底中的杂质离子浓度大于上述基底外延层中的杂质离子浓度。
进一步地，上述硅衬底中的杂质离子为N型离子，上述外延层中的杂质离子为P型离子。
根据本发明的另一方面，提供了一种半导体器件，上述半导体器件包括上述深PN结。
应用本发明的技术方案，首先在硅衬底上外延生长形成外延层，然后将外延层中的杂质离子向硅衬底中进行推进形成推进层，由于推进过程外延层与硅衬底的接触均匀、紧密，因此，在同一个推进过程中容易控制杂质离子向硅衬底中的扩散，且通过对推进条件的控制即可控制杂质离子在整个深PN结中的浓度分布，保证了同一批次的硅圆片内同一深度处杂质离子浓度的一致性；另外，形成外延层中的外延工艺与推进层的形成工艺都是本领域中的常规工艺，所以此方法只要在一致的外延工艺条件和推进工艺条件下进行，即可保证不同批次的硅圆片的掺杂浓度和结深的一致性；此外，该技术方案避免了现有技术中将P型或N型固态源基片与硅圆片需要分离造成的掺杂物残留的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术中形成深PN结的方法一的过程示意图；
图2示出了现有技术中形成深PN结的方法二的过程示意图；
图3示出本申请一种优选的实施方式中提供的深PN结的形成方法的流程示意图；
图4示出本申请一种优选的实施方式中在硅衬底上形成深PN结后的结构示意图；
图5示出了本申请一种优选的实施例中在N+硅基底上形成N-基底外延层后的结构示意图；
图6示出了在图5所示的结构表面淀积P+外延层后的结构示意图；以及
图7示出了在图6所示的结构中形成P型结区域后的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施方式例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
正如背景技术所介绍的，现有技术中难以保证形成深PN结的硅圆片内的掺杂浓度以及结深的一致性，为了解决上述问题，本申请提出一种深PN结的形成方法。
在本申请的一种优选的实施方式中，提供了一种深PN结的形成方法，图3示出了该形成方法的流程示意图，该形成方法包括：步骤S1，在硅衬底11上外延生长形成外延层33，上述硅衬底11中的杂质离子与上述外延层33中的杂质离子为反型离子；以及步骤S2，将上述外延层中的杂质离子向上述硅衬底11中进行推进，形成推进层111，上述推进层111与上述外延层33形成上述深PN结，如图4所示。
上述方法，首先在硅衬底11上外延生长形成外延层33，然后将外延层33中的杂质离子向硅衬底11中进行推进形成推进层111，由于推进过程外延层33与硅衬底11的接触均匀、紧密，因此，在同一个推进过程中容易控制杂质离子向硅衬底11中的扩散，且通过对推进条件的控制即可控制杂质离子在整个深PN结中的浓度分布，保证了同一硅圆片内同一深度处杂质离子浓度的一致性；另外，形成外延层33中的外延工艺与推进层111的形成工艺都是本领域中的常规工艺，已经很成熟，所以此方法只要在一致的外延工艺条件和推进工艺条件下进行，即可保证不同批次的硅圆片的掺杂浓度和结深的一致性；此外，该技术方案避免了现有技术中将P型或N型固态源基片与硅圆片需要分离造成的掺杂物残留的问题。
为了保证上述推进层111快速稳定地形成，本申请优选上述步骤S2在1000℃～1500℃下进行推进5h～10h。
为了提高衬底的击穿电压，优选上述硅衬底11包括硅基底以及基底外延层，上述外延层设置在上述基底外延层上，上述硅基底与上述基底外延层中的杂质离子类型相同。
本申请的又一种优选的实施方式中，上述基底外延层中的杂质离子浓度要小于上述硅基底中的杂质离子浓度，这是因为浓度低的基底外延层具有较高的击穿电压，使得整个衬底11具有较高的击穿电压。另外，为了获得较大的击穿电压，基底外延层的厚度应至少大于最大耗尽区的宽度。
为了形成深P+N结的器件，优选上述硅衬底11中的杂质离子为N型离子，上述外延层33中的杂质离子为P型离子。
本申请的有一种优选的实施方式中，提供了一种半导体器件，上述半导体器件包括上述深PN结。
上述半导体器件中的深PN结可以减弱或者完全消除金属楔子对半导体器件性能的不良影响，并且具有深PN结的上述半导体器件在航空航天应用中能够禁得起高水平的宇宙辐射。
为了使本领域技术人员更加清晰的了解本申请的实施方案，下面以形成二极管中P+N型深结的方法为例结合附图说明本申请的实施过程。
首先，如图5所示，在N+硅基底100上，通过外延工艺淀积形成厚度为40μm的N-基底外延层110，二者共同形成N硅衬底10。上述N-基底外延层110中的杂质离子浓度要小于上述硅基底100中的杂质离子浓度，这是因为浓度低的N-基底外延层110具有较高的击穿电压，使得整个衬底10具有较高的击穿电压。
然后，在图5所示的硅衬底10上，通过外延工艺淀积如图6所示的15μm厚的P+外延层20，其电阻率小于5mΩ/cm，P+外延层20的外延工艺可以在单枚硅衬底外延设备上实施，同所有的外延工艺一样，P+外延层20的外延厚度和掺杂浓度很容易控制。
最后，以图6所示的较厚的P+外延层20充当一个恒定的扩散源，在随后的小于10小时的高达1200℃的扩散炉推进，在N-基底外延层110形成如图7所示的一个额外10μm厚的P型结区域101，这样与15μm厚的重掺杂P+外延层共同形成一个总结深厚度为25μm的深PN结，它足以消除800℃以上的高温键合对二极管带来的不良影响，能够很好地应用在航空航天领域中。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1)上述方法，首先在硅衬底上外延生长形成外延层，然后将外延层中的杂质离子向硅衬底中进行推进形成推进层，由于推进过程外延层与硅衬底的接触均匀、紧密，因此，在同一个推进过程中容易控制杂质离子向硅衬底中的扩散，且通过对推进条件的控制即可控制杂质离子在整个深PN结中的浓度分布，保证了同一批次的硅圆片内同一深度处杂质离子浓度的一致性；另外，形成外延层中的外延工艺与推进层的形成工艺都是本领域中的常规工艺，所以此方法只要在一致的外延工艺条件和推进工艺条件下进行，即可保证不同批次的硅圆片的掺杂浓度和结深的一致性；此外，该技术方案避免了现有技术中将P型或N型固态源基片与硅圆片需要分离造成的掺杂物残留的问题。
2)本申请中的半导体器件中的深PN结可以减弱或者完全消除由于高键合温度形成的金属楔子对半导体器件性能的不良影响，并且具有深PN结的上半导体器件在航空航天应用中能够禁得起高水平的宇宙辐射。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种深PN结的形成方法，其特征在于，所述形成方法包括：
步骤S1，在硅衬底上外延生长形成外延层，所述硅衬底中的杂质离子与所述外延层中的杂质离子为反型离子；以及
步骤S2，将所述外延中的杂质离子向所述硅衬底中进行推进，形成推进层，所述推进层与所述外延层形成所述深PN结。
2.根据权利要求1所述的形成方法，其特征在于，所述步骤S2在1000℃～1500℃下进行推进5h～10h。
3.根据权利要求1所述的形成方法，其特征在于，所述硅衬底包括硅基底以及基底外延层，所述外延层设置在所述基底外延层上，所述硅基底与所述基底外延层中的杂质离子类型相同。
4.根据权利要求3所述的形成方法，其特征在于，所述硅基底中的杂质离子浓度大于所述基底外延层中的杂质离子浓度。
5.根据权利要求1至4中任一项所述的形成方法，所述硅衬底中的杂质离子为N型离子，所述外延层中的杂质离子为P型离子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410602348.8A CN104392907B (zh) | 2014-10-31 | 2014-10-31 | 深pn结的形成方法与具有该深pn结的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410602348.8A CN104392907B (zh) | 2014-10-31 | 2014-10-31 | 深pn结的形成方法与具有该深pn结的半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104392907A CN104392907A (zh) | 2015-03-04 |
| CN104392907B true CN104392907B (zh) | 2016-08-24 |
Family
ID=52610789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410602348.8A Active CN104392907B (zh) | 2014-10-31 | 2014-10-31 | 深pn结的形成方法与具有该深pn结的半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104392907B (zh) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114360A (ja) * | 2008-11-10 | 2010-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN102110603B (zh) * | 2009-12-24 | 2013-01-09 | 淮永进 | 一种pn结嵌入玻璃钝化半导体器件的制造方法 |
-
2014
- 2014-10-31 CN CN201410602348.8A patent/CN104392907B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104392907A (zh) | 2015-03-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right |