CN104392761A - 一种辐射伏特同位素电池及其制备方法 - Google Patents

Abstract

本发明提供了一种辐射伏特同位素电池，所述辐射伏特同位素电池由外延硅基肖特基结型换能器件与加载放射源组成，其外延硅基肖特基结型换能器件由下至上分别由下电极金属层、N⁺或P⁺型硅基材层、外延N或P型硅层、肖特基势垒金属层、绝缘钝化层、上电极构成。本发明利用外延硅基肖特基器件内阻小和增强背电场效应以及抗辐射强特点，所制备的辐射伏特同位素电池结构简单、制备容易，同位素加载方便且实现放射源和换能器件一体化。

Description

一种辐射伏特同位素电池及其制备方法

技术领域

本发明涉及一种微型同位素电池，尤其涉及一种以外延硅基肖特基为换能器件的辐射伏特同位素电池及其制备方法，用于将放射性衰变能直接转换成电能，属微机电系统中的微能源领域。

背景技术

同位素电池是通过利用放射性同位素的衰变能经换能单元转换成电能的一种供能装置。辐射伏特同位素电池是利用PN结或肖特基结的内建电场将同位素衰变发出的射线在半导体中激发产生的电子——空穴对（EHPs）分离并通过两电极收集引出而产生电流。辐射伏特同位素电池由于具有结构紧凑，小尺寸、长寿命、可靠性高和免维护等优特点，可望用于植入式微系统、无线传感器节点网络后备电源以及人工心脏起搏器和便携式以及深海深空等需更换不便的长期供电设备。

 早在1953年，P. Rappaport就利用半导体Si的PN结开展辐射伏特同位素电池研究，L.C. Olsen等在上世纪70年代研制了Betacel原型辐射伏特同位素电池。目前，国内外众多研究机构（如美国Wisconsin大学、Cornell大学、Rochester大学、Delaware大学，BetaBatt公司，widetronix 半导体公司等）大量的研究集中于半导体换能器件包括采用宽禁带新半导体材料以及新技术改进等以提高电池的转换效率。目前，在辐射伏特同位素电池研究中，尽管基于SiC、GaN等宽禁带半导体材料的换能器件获得了比硅基换能器件高的转换效率，但在宽禁带材料以及器件加工技术成熟度方面远不如硅基器件，在成本和后续电池与MEMS集成以及实际应用方面也远不如硅基器件有优势，这使得硅基换能器件仍成为辐射伏特同位素电池研究的重点。

BetaBatt公司以及美国专利US7939986B2等提出了采用三维多孔器件作为换能器件，三维多孔换能器件可以增加单位体积内的有效结面积，增加放射源的加载量并提高射线利用率。但现阶段难以制备大的深宽比三维多孔换能器件，使得有效结面积提升有限。同时，与制备三维多孔半导体相比，将三维多孔制备成换能器件更为困难，器件技术参数难于控制，器件稳定性能差。因此，在实际所获得的三维多孔换能器件中其性能甚至不及一些传统平面的换能器件，并且三维多孔换能器件尚存在放射源加载困难等问题。

 乔大勇等人在专利《具有保护环结构的微型核电池及其制备方法》（专利号CN101599308A）中提出采用保护环结构，以抑制表面漏电流，降低暗电流，从而使得辐射伏特同位素电池开路电压得到提高进而提高电池转换效率。但该专利放射源与换能器件的加载采用的是分离元件，放射源的具体加载不明确。

目前包括上述专利和众多发表的硅基辐射伏特同位素电池中都采用单晶硅作为换能器件的基材，由于受限于加工技术和材料本身限制，单晶硅基材厚度通常远大于辐射伏特同位素电池换能器件所需的理想基材厚度。因此目前采用单晶硅作为换能器件制备的基材存在下述矛盾：为减少载流子在单晶硅基材中输运过程中的复合，采用低掺杂高阻硅基材则会因为形成的PN结势垒高度等原因导致所获得的电池开路电压较低（一般0.1V左右）；而采用中、高掺杂低阻（0.1~1Ω·cm）硅基材，虽然能获得更高的开路电压，但会因基材太厚，导致在内建电场分离的载流子在基材向电极输运中复合损失严重，导致短路电流降低等问题。

刘云鹏等人在专利《外延硅基PIN结微型同位素电池及其制备方法》（专利号CN102522136A）中，为减小常规PN结换能器件内阻，采用外延硅基PIN结构制备换能器件。但在该专利中采用外延换能器件仅用于减小换能器件内阻和超浅结换能器件的制备方法。

发明内容

本发明的目的在于克服基于单晶硅换能器件的辐射伏特同位素电池中的不足，提供一种辐射伏特同位素电池及其制备方法。采用本发明既满足高掺杂以获得高开路电压又满足薄基层减少载流子输运损失、易加工且耐辐射更强的换能器件。

本发明的辐射伏特同位素电池，包括外延硅基肖特基结型换能器件与加载放射源，其中，外延硅基肖特基结型换能器件由下至上分别由下电极金属层、N⁺或P⁺型硅基材层、外延N或P型硅层、肖特基势垒金属层、绝缘钝化层、上电极构成。

所述外延硅基肖特基换能器件中的N⁺或P⁺型硅基材层掺杂浓度为3×10¹⁹~1×10²⁰cm^-3,厚度为180~520μm；外延N或P型硅层掺杂浓度为5×10¹⁵~5×10¹⁶cm^-3,厚度为6~30μm；肖特基势垒金属层的厚度为20~50nm。

所述下电极金属层和上电极的材料为Au、Ag或Al；肖特基势垒金属层的材料为Pt或Ag。

所述加载放射源中的同位素为³H、⁶³Ni或¹⁴⁷Pm。

所述加载放射源通过电镀或化学吸附与肖特基换能器件势垒金属一体化。

一种辐射伏特同位素电池的制备方法，包括如下步骤：

1）选用掺杂浓度3×10¹⁹~1×10²⁰cm^-3的N或P型半导体硅作衬底，进行常规清洗；

2）衬底上LPCVD掺杂外延生长中掺杂N或P型硅，掺杂浓度为5×10¹⁵~3×10¹⁶cm^-3,厚度为6~30μm；

3）在外延层正面图形化溅射势垒金属层，其厚度不超过50nm，并随后掩膜蒸镀Au电极，厚度1~2μm；

4）背面先后分别溅射Ti、Ni和Au，厚度分别优选为10~20nm、10~20nm和1~2μm，进行快速退火使其合金化形成良好欧姆接触，退火温度为380~450℃，退火时间为5~10分钟；

5）划片；

6）选择电镀或化学吸附加载放射性同位素。

本发明的有益效果是：提供一种基于外延硅基换能器件的微型辐射伏特同位素电池，采用外延硅基器件作为换能器件能同时满足基层较高掺杂和基层减薄减少载流子输运复合损失，同时增强其背电场作用从而获得较高能量转换效率；采用肖特基换能器件能够获得较PIN器件更浅的结，减少射线在穿透死层（顶层）过程中的能量损失；同位素加载方便，且与换能器件一体化。单个微型辐射伏特同位素电池能够获得短路电流密度200nA～1.2μＡ/cm²、开路电压大于0.1V的输出性能。

附图说明    

图1是实施实例方式中肖特基结型辐射伏特同位素电池示意图； 

图中，1.下电极金属层     2.P⁺或N⁺型硅衬底     3. P或N型外延硅层    4. 肖特基势垒金属层     5.二氧化硅绝缘层     6.上电极    7. 加载放射源。

具体实施方式

下面结合附图和实施例对本发明外延硅基辐射伏特同位素电池结构及其制备方法做进一步说明。

实施例1

如图1中，选用电阻率为0.002Ω·cm^-1的N⁺型硅基材层2作为基材，通过LPCVD进行N型掺杂外延生长，形成掺杂浓度为1×10¹⁶cm^-3，厚度为6μm的外延N型硅层3；外延硅晶片经表面处理后在外延层面图形化蒸镀Au肖特基势垒金属层4，厚度为30nm；在势垒层金属面图形化蒸镀厚度为1微米厚的Au上电极6；在势垒层金属面图形化蒸镀厚度为0.7微米厚的Ti层；基层背面表面处理后蒸镀1微米厚的Au、Ag或Al下电极金属层1；划片；高温下Ti层化学吸附氚加载放射源。

实施例2 

如图1中，下电极金属层1为1微米厚的Ti/Ni/Au，N⁺型硅基材层2电阻率为0.002Ω·cm^-1，外延N型硅层3掺杂浓度为8×10¹⁵cm^-3，厚度为20μm、肖特基势垒金属层4为Au，厚度为30nm；，绝缘钝化层5为二氧化硅，厚度为100nm，上电极金属6 为1微米厚的Au，载放射性同位素层7为电镀⁶³Ni。

实施例3

如图1中，下电极金属层1为1微米厚的Au，N⁺型硅基材层2电阻率为0.002Ω·cm^-1，外延N型硅层3掺杂浓度为5×10¹⁵cm^-3，厚度为30μm，肖特基势垒金属层4为50nm溅射Pt金属层，绝缘钝化层5为二氧化硅，厚度为100nm，上电极金属6 为1微米厚的Au，加载放射性同位素层7为电镀¹⁴⁷Pm。

Claims (6)

1.一种辐射伏特同位素电池，其特征在于：所述的辐射伏特同位素电池包括外延硅基肖特基结型换能器件与加载放射源（7），其中，外延硅基肖特基结型换能器件由下至上分别由下电极金属层（1）、N⁺或P⁺型硅基材层（2）、外延N或P型硅层（3）、肖特基势垒金属层（4）、绝缘钝化层（5）、上电极（6）构成。

2.根据权利要求1所述的辐射伏特同位素电池，其特征在于：所述外延硅基肖特基结型换能器件中的N⁺或P⁺型硅基材层（2）掺杂浓度为3×10¹⁹~1×10²⁰cm^-3,厚度为180~520μm；外延N或P型硅层（3）掺杂浓度为5×10¹⁵~5×10¹⁶cm^-3,厚度为6~30μm；肖特基势垒金属层（4）的厚度为20~50nm。

3.根据权利要求1所述的辐射伏特同位素电池，其特征在于：所述下电极金属层（1）和上电极（6）的材料为Au、Ag或Al；肖特基势垒金属层（4）的材料为Pt或Ag。

4.根据权利要求1所述的辐射伏特同位素电池，其特征在于：所述加载放射源（7）中的同位素为³H、⁶³Ni或¹⁴⁷Pm。

5.根据权利要求1所述的辐射伏特同位素电池，其特征在于：所述加载放射源（7）通过电镀或化学吸附与肖特基换能器件势垒金属一体化。

6.权利要求1所述的辐射伏特同位素电池的制备方法，包括如下步骤：

1）选用掺杂浓度3×10¹⁹~1×10²⁰cm^-3的N或P型半导体硅作衬底，进行常规清洗；

2）衬底上LPCVD掺杂外延生长中掺杂N或P型硅，掺杂浓度为5×10¹⁵~3×10¹⁶cm^-3,厚度为6~30μm；

3）在外延层正面图形化溅射势垒金属层，其厚度不超过50nm，并随后掩膜蒸镀Au电极，厚度1~2μm；

4）背面先后分别溅射Ti、Ni和Au，厚度分别优选为10~20nm、10~20nm和1~2μm，进行快速退火使其合金化形成良好欧姆接触，退火温度为380~450℃，退火时间为5~10分钟；

5）划片；

6）选择电镀或化学吸附加载放射性同位素。