CN104347493B - 半导体及其制造方法 - Google Patents

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Abstract

本发明涉及半导体及其制造方法。公开了用于防止由于电迁移和时间相关的电介质击穿而导致集成电路失效的方法和结构。以比(针对短长度效应的)临界长度小的金属盖片段之间的间隔距离在金属(通常是铜Cu)互连线上选择性形成随机图案化的金属盖层。由于Cu/金属盖界面的扩散性低于Cu/电介质盖界面的扩散性，因此具有金属盖的区域用作扩散势垒。

Description

半导体及其制造方法
技术领域
本发明总体上涉及半导体制造，更具体地讲，涉及金属盖层和形成方法。
背景技术
集成电路(IC)通常是由多层的图案化金属线制造的，通过层间电介质相互电分离，在所选择的位置包含通孔以提供各层的图案化金属线之间的电连接。随着通过持续努力使这些集成电路的尺寸越来越小以提供提高的密度和性能(例如，通过提高器件速度并且在给定面积的芯片内提供更强的电路功能)，互连线宽度尺寸变得越来越窄，这进而致使它们更容易受诸如电迁移的有害效应影响。
电迁移是表示由于单向或DC电流导通而导致构成互连材料的金属原子(例如，铜或铝)的质量传输现象的术语。更具体地讲，电子电流与扩散的金属原子发生碰撞，从而将它们推至电流行进的方向。在延长的时间段内，互连材料阳极端的金属积聚显著增加了该系统中的局部机械应力。这进而会导致分层、破裂、甚至从金属线的金属挤出，从而造成与相邻互连件电短路。因为随着线宽度尺寸的缩小，通过金属线的相对电流密度持续增大，所以电迁移在集成电路设计中变得愈发更加明显。
除了电迁移之外，诸如时间相关的电介质击穿(TDBB)的其它因素也是半导体可靠性方面的因素。随着临界尺寸(CD)持续缩小，两条金属线之间的间隔也减小。此外，随着CD缩小，也为衬垫沉积(liner deposition)提出了挑战。衬垫覆盖率(liner coverage)差将导致线材料(例如，铜)的扩散，扩散到与之相邻的电介质层中。电介质层的破坏会造成互连件短路，从而致使IC有缺陷。遗憾的是，减轻电迁移采取的步骤会不利地影响TDDB。因此，期望的是，具有提高良率并且减少因电迁移和TDDB二者造成的缺陷的结构和方法。
发明内容
本发明的一个实施例提供了一种制造半导体结构的方法，所述方法包括：在多个金属互连区域上沉积定向自组装(DSA)材料；处理DSA材料以将所述DSA材料置于自组装状态；在所述半导体结构上形成多个金属盖区域；去除所述DSA材料；在所述半导体结构上沉积电介质盖层。
本发明的另一个实施例提供了一种制造半导体结构的方法，所述方法包括：在衬底上形成随机取向的材料，其中所述衬底具有至少一个互连区域，并且其中，所述随机取向的材料包括多条随机线，在相邻随机线之间有间隔；在相邻随机线的间隔中和所述互连区域上方，形成金属盖区域；去除所述随机取向的材料；在所述金属盖区域和所述互连区域上方，形成电介质盖层。
本发明的另一个实施例提供了一种半导体结构，所述半导体结构包括：半导体衬底；多个金属互连区域，形成在所述半导体衬底上；多个随机布置的金属盖区域，设置在所述多个金属互连区域上；电介质盖层，设置在所述多个金属互连区域和所述多个随机布置的金属盖区域上。
附图说明
在考虑了下面结合了附图(图)的描述的情况下，本发明的结构、操作和优点将变得更加清楚。附图旨在是示例性的，并非是限制。为了图示清晰起见，一些附图中的某些元件可以被省略、或者不按比例示出。为了图示清晰起见，剖视图可以是“片”或“近视剖视图”的形式，省略了原本在“真实”剖视图中会看到的某些背景线。
常常，在附图的各种附图(图)中可以用类似的标号表示类似的元件，在这种情况下，通常最后两位有效位可以是相同的，最高有效位是附图(图)的编号。此外，为了清晰起见，在某些附图中可以省略相同的参考标号。
图1A、图1B和图1C示出本发明的实施例的起始点的半导体结构的顶视图和侧视图。
图2A、图2B和图2C示出本发明的实施例的在沉积定向自组装(DSA)材料的后续工艺步骤之后的半导体结构的顶视图和侧视图。
图3A、图3B和图3C示出本发明的实施例的在处理定向自组装(DSA)材料的后续工艺步骤之后的半导体结构的顶视图和侧视图。
图4示出本发明的实施例的在处理定向自组装(DSA)材料之后的实施例细节。
图5A、图5B和图5C示出本发明的实施例的在形成金属盖区域的后续工艺步骤之后的半导体结构的顶视图和侧视图。
图6A、图6B、图6C和6D示出本发明的实施例的在去除DSA材料的后续工艺步骤之后的半导体结构的顶视图和侧视图。
图7示出本发明的实施例的在去除定向自组装(DSA)材料之后的实施例细节。
图8A、图8B和图8C示出本发明的实施例的在沉积电介质盖层的后续工艺步骤之后的半导体结构的顶视图和侧视图。
图9是表明本发明的实施例的工艺步骤的流程图。
具体实施方式
图1A、图1B和图1C示出本发明的实施例的起始点的半导体结构100。图1A是示出上面形成有多个金属互连线104的半导体衬底102的上-下视图。金属互连线104可以包括铜，可以通过首先在半导体衬底102中蚀刻出可以成为层间电介质的沟槽并随后用互连金属填充沟槽来形成。图1B是沿着图1A的Y-Y’线的侧视图。图1C是沿着图1A的X-X’线的侧视图。
图2A、图2B和图2C示出在衬底上形成随机取向的材料的后续工艺步骤之后的半导体结构200的顶视图和侧视图。这可以包括沉积定向自组装(DSA)材料。在实施例中，可以使用旋涂工艺沉积DSA材料206。如之前所述地，在附图的各图(图)中可以用类似的标号表示类似的元件，在这种情况下，通常最后两位有效位可以是相同的。例如，图2B的半导体衬底202与图1B的半导体衬底102类似。图2A是示出定向自组装(DSA)材料206的毯覆式沉积的上-下视图。图2B是沿着图2A的Y-Y’线的侧视图。图2C是沿着图2A的X-X’线的侧视图。如可以在图2B和图2C中看到的，DSA材料206沉积在金属互连线204和半导体衬底202上。
DSA材料206可以包含嵌段够共聚物(block copolymer)材料。在正确的条件下，这种共聚物的嵌段相分离成微畴(也称为“微相分离畴”或“畴”)以减小总自由能，在该过程中，形成化学组分不相似的纳米级特征。嵌段共聚物形成这种特征的能力使得它们能用于进行纳米图案化，并且到了可以形成具有较小CD的特征的程度，能够构造原本使用传统光刻进行印刷会困难和/或耗时的特征。定向自组装(DSA)是结合自组装与通过光刻限定的衬底的各个方面来控制某些自组装嵌段共聚物畴的空间布置的方法。
二嵌段共聚物具有两种不同聚合物的嵌段。下面示出代表二嵌段共聚物的化学式：
(A)m-(B)n
其中，下标“m”和“n”分别代表重复单元A和B的数量。二嵌段共聚物的记号可以被缩写为A-b-B，其中，A代表第一嵌段的嵌段共聚物，B代表第二嵌段的嵌段共聚物，-b-表示它是嵌段A和B的二嵌段共聚物。例如，PS-b-PMMA代表聚苯乙烯(PS)和聚甲基丙烯酸甲酯(PMMA)的二嵌段共聚物。
在本发明的实施例中，DSA材料206可以包括二嵌段共聚物，其中，A是聚苯乙烯，其中，嵌段B是以下中的一种：聚丁二烯、聚异戊二烯、聚甲基丙烯酸甲酯、聚乙烯基吡啶、聚乙撑氧、聚甲基丙烯酸、聚丙烯腈、聚乙烯、聚异丁烯、聚乙醛、聚己内酯或聚二甲基硅氧烷。
虽然本公开中使用的是二嵌段共聚物，但本发明的实施例不一定限于二嵌段共聚物并且可以包含其它嵌段共聚物以及将自组装到具有不相似化学结构和/或化学性质的内部畴和外部畴的其它材料。在一些实施例中，DSA材料206可以包含多于两种组分。例如，DSA材料206可以具有诸如AAAAAABBBBBBBBBBBBBBBCCCCCCC的形式，其中，“C”代表第三组分。可供选择地，DSA材料206可以具有诸如AAAABBBBBAAAA的形式。
图3A、图3B和图3C示出在处理定向自组装(DSA)材料的后续工艺步骤之后的半导体结构300的顶视图和侧视图。图3A是示出在导致DSA材料转变成自组装状态的处理之后定向自组装(DSA)材料的变化的上-下视图。图3B是沿着图3A的Y-Y’线的侧视图。图3C是沿着图3A的X-X’线的侧视图。注意的是，图3A至图3C旨在示出本申请中使用DSA材料的构思，但不应该被视为限于图示的特定图案。对定向自组装(DSA)材料的处理可以包括退火。在一些实施例中，退火温度的范围可以是约100摄氏度至约450摄氏度。在一些实施例中，退火持续时间的范围可以是约5分钟至约一小时。作为对DSA材料的处理的结果，在不使用额外掩模的情况下DSA材料自身排列以形成有用特征，诸如线或其它结构。处理后的DSA材料从毯覆层(参见图2C的206)变成具有多个间隔区域308的多个DSA材料区域306。衬底302的顶表面和金属互连线304被暴露于间隔区域308中。
图4示出处理定向自组装(DSA)材料之后的半导体结构400的细节。结构400包括半导体衬底402和形成在半导体衬底402上的金属互连线404。多个DSA材料区域406位于衬底402和金属互连线404上。间隔区域408位于各DSA材料区域406之间。尽管DSA材料区域406均具有类似的结构，但各DSA材料区域的大小和位置具有随机性。各DSA材料区域之间的间隔距离(interspacing distance)S1可以有所不同。在一些实施例中，间隔距离S1具有范围是约20纳米至约80纳米。在一些实施例中，间隔距离S1具有范围是约20纳米至约40纳米的标准偏差(1σ)。在一些实施例中，间隔距离S1具有约10纳米的最小距离。在一些实施例中，间隔距离S1具有约100纳米的最大距离。各DSA材料区域具有厚度T1。在DSA材料区域的长度范围内，厚度T1可以有所不同。在一些实施例中，各DSA材料区域具有范围是约30纳米至约50纳米的平均厚度T1。
图5A、图5B和图5C示出在形成金属盖区域510的后续工艺步骤之后的半导体结构的顶视图和侧视图。图5A是示出在选择性沉积金属盖区域之后的半导体结构500的上-下视图。图5B是沿着图5A的Y-Y’线的侧视图。图5C是沿着图5A的X-X’线的侧视图。选择性沉积金属盖区域510，使得它们只粘附于金属互连区域504，而没有粘附于DSA材料区域506或半导体衬底502。各金属盖区域510的大小和位置具有随机性。金属盖区域的定位和形状取决于DSA材料的位置和形状，形成DSA材料的一种“负”像，但是只选择性粘附于金属互连区域504。在实施例中，金属盖区域510可以包括钌，钽，包括钴、钨和磷的合金(coWP)或其它合适的材料。
图6A、图6B和图6C示出在去除DSA材料的后续工艺步骤之后的半导体结构600的顶视图和侧视图。图6A是示出在去除DSA材料之后的半导体结构600的上-下视图。图6B是沿着图6A的Y-Y’线的侧视图。图6C是沿着图6A的X-X’线的侧视图。在一些实施例中，可以用溶剂去除DSA材料。在一些实施例中，溶剂可以包括环己酮或NMP(N-甲基吡咯烷酮)。
图6D示出图6C的额外细节。具体参照具有顶表面611和互连宽度W1的金属互连线604A，在其上形成有金属盖区域610A。金属盖区域610A在顶表面611上随机取向，使得其部分横跨顶表面611，但没有完全横跨顶表面611。在一些实施例中，金属盖区域610A具有盖区域宽度W2，盖区域宽度W2是金属互连线604A的互连宽度W1的约40％至约70％。在本发明的实施例中，金属盖区域宽度W2可以小于互连宽度W1。
图7示出在去除定向自组装(DSA)材料之后的半导体结构700的细节。结构700包括半导体衬底702和形成在半导体衬底702上的金属互连线704。多个金属盖区域710位于金属互连线704上。各金属盖区域710具有厚度T2。在一些实施例中，各金属盖区域710具有范围在约30纳米至约50纳米的平均厚度T2。在金属互连线704上方，金属盖间隔距离S2将各金属盖区域710分开。在实施例中，金属盖间隔距离S2的范围可以是约10纳米至约100纳米。因此，实施例可以具有以10纳米的最小间隔距离随机布置的金属盖区域。实施例可以具有以100纳米的最大间隔距离随机布置的金属盖区域。在实施例中，金属盖间隔距离S2可以具有约30纳米至约50纳米的间隔范围的标准偏差(1σ)。
图8A、图8B和图8C示出在沉积电介质盖层的后续工艺步骤之后的半导体结构的顶视图和侧视图。图8A是示出在沉积电介质盖层812之后的半导体结构800的上-下视图。图8B是沿着图8A的Y-Y’线的侧视图。图8C是沿着图8A的X-X’线的侧视图。在一些实施例中，电介质盖层812由氮化硅组成。在一些实施例中，电介质盖层812由包括但不限于以下的材料组成：氟化SiO2(FSG)，氢化碳氧化硅(SiCOH)，多孔SiCOH，硼-磷-硅酸盐玻璃(BPSG)，氧化硅，倍半硅氧烷(silsesquioxanes)，包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子的碳(C)掺杂的氧化物(即，有机硅酸盐)，热固性聚芳醚(polyarylene ethers)，SiLK(从陶氏化学公司(Dow Chemical Corporation)可得到的聚芳醚)，JSR(从JSR公司可得到的含旋涂碳-硅的聚合物材料)，其它低电介质常数(<3.9)材料或它们的层。
图9是表明本发明的实施例的工艺步骤的流程图900。在工艺步骤950中，在半导体结构上沉积定向自组装(DSA)材料(参见图2B中的206)。在工艺步骤952中，执行DSA处理，以使得DSA材料自组装。所述处理可以包括退火。在工艺步骤954中，形成金属盖区域(参见图5B的510)。在工艺步骤956中，去除DSA材料(参见图6B的600)。在工艺步骤958中，沉积电介质盖层(参见图8B的812)。
电迁移和时间相关的电介质击穿(TDDB)是可能损害集成电路(IC)的可靠性的两个因素。沉积在互连线上的金属盖层可以减少电迁移效应。然而，沉积金属盖层可能不利地影响TDDB。尽管金属盖沉积旨在是选择性的，但一些金属颗粒会沉积到金属互连线之间，从而导致早的TDDB失效。
本发明的实施例减轻了电迁移和TDDB之间的内在折衷。在金属互连线(通常是铜(Cu))上，以比临界长度(针对短长度效应)小的金属盖片段之间的间隔距离(interspacedistance)形成随机图案化的金属盖层。由于Cu/金属盖界面的扩散性低于Cu/电介质盖界面的扩散性，因此具有金属盖的区域用作扩散势垒。因为是随机图案化，所以金属盖密度大大减小，从而降低了TDDB失效的风险，同时仍然针对电迁移进行保护。
本发明的实施例利用了形式为j×Lb＝C的Blech等式，其中，j是电流密度；Lb是导体的Blech长度；C是取决于材料性质和温度的常数。
Blech等式指示了在某些电流密度下存在临界长度Lb。如果导体比该临界长度短，则作为在电迁移感应的离子流和向后离子扩散之间将形成动态平衡的事实的结果，将不会出现失效。因此，只要间隔距离S2小于长度Lb，金属盖区域的随机图案(例如，如图7中所示)用于防止电迁移。在实施例中，Lb的范围是约5微米至约10微米，因此，至少比间隔距离S2大一个数量级。因此，本发明的实施例中的减小的金属盖密度同时减轻了电迁移和TDDB。此外，使用DSA材料形成金属盖图案排除了额外的光刻和掩模步骤，从而节省了制造工艺的成本和复杂度。
尽管已经针对某个或某些优选实施例示出和描述了本发明，但本领域的其他技术人员在阅读和理解本说明书和附图后将想到某些等同的变化形式和修改形式。具体地针对上述组件(组装件、装置、电路等)执行的各种功能，除非另外指明，否则用于描述这种组件的术语(包括对“部件”的参考)旨在对应于执行所述组件的特定功能(即，功能等同)的任何组件，即使在结构上不等同于执行本文图示的本发明的示例性实施例中的功能的公开结构。另外，虽然可能是针对数个实施例中的唯一一个公开了本发明的特定特征，但这种特征可以与其它实施例的一个或更多个特征进行组合，如可能任何给定或特定应用期望的且对其有利的。

Claims (20)

1.一种制造半导体结构的方法，所述方法包括：
在多个金属互连区域上沉积定向自组装(DSA)材料；
处理DSA材料以将所述DSA材料置于自组装状态；
在所述金属互连区域上形成多个金属盖区域；
去除所述DSA材料；
在所述半导体结构上沉积电介质盖层。
2.根据权利要求1所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括：以范围是20纳米至80纳米的间隔距离形成随机布置的金属盖区域。
3.根据权利要求1所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括：以范围是20纳米至40纳米的间隔距离的标准偏差形成随机布置的金属盖区域。
4.根据权利要求1所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括：以10纳米的最小间隔距离形成随机布置的金属盖区域。
5.根据权利要求1所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括：以100纳米的最大间隔距离形成随机布置的金属盖区域。
6.根据权利要求1所述的方法，其中使用包含环己酮的溶剂执行去除所述DSA材料。
7.根据权利要求1所述的方法，其中使用包含N-甲基吡咯烷酮的溶剂执行去除所述DSA材料。
8.根据权利要求2所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括形成包括合金的金属区域，所述合金包括钴、钨和磷。
9.根据权利要求2所述的方法，其中在所述金属互连区域上形成多个金属盖区域包括形成包括钌的金属区域。
10.一种制造半导体结构的方法，所述方法包括：
在衬底上形成随机取向的材料，其中，所述衬底具有至少一个互连区域，并且其中，所述随机取向的材料包括多条随机线，在相邻随机线之间有间隔；
在相邻随机线的位于所述互连区域上方的间隔中，形成金属盖区域；
去除所述随机取向的材料；
在所述金属盖区域和所述互连区域上方，形成电介质盖层。
11.根据权利要求10所述的方法，其中至少一个互连区域具有互连宽度，其中，形成金属盖区域包括形成比所述互连宽度小的金属盖区域。
12.根据权利要求10所述的方法，还包括在范围是100摄氏度至450摄氏度的温度下通过退火来处理所述随机取向的材料。
13.一种半导体结构，所述半导体结构包括：
半导体衬底；
金属互连区域，形成在所述半导体衬底上；
在所述金属互连区域中的每一个上均设置的多个随机图案化的金属盖区域；
电介质盖层，设置在所述金属互连区域和所述多个随机图案化的金属盖区域上。
14.根据权利要求13所述的半导体结构，其中所述多个随机图案化的金属盖区域具有10纳米至100纳米的间隔范围。
15.根据权利要求13所述的半导体结构，其中所述多个随机图案化的金属盖区域具有30纳米至50纳米的间隔范围的标准偏差。
16.根据权利要求13所述的半导体结构，其中所述多个随机图案化的金属盖区域包括钌。
17.根据权利要求13所述的半导体结构，其中所述多个随机图案化的金属盖区域包括钽。
18.根据权利要求13所述的半导体结构，其中所述多个随机图案化的金属盖区域包括钴。
19.根据权利要求13所述的半导体结构，其中所述金属互连区域包括顶表面和互连宽度，其中所述多个随机图案化的金属盖区域中的至少一个金属盖区域部分地横跨顶表面。
20.根据权利要求19所述的半导体结构，其中所述金属盖区域的盖区域宽度是所述互连宽度的40％至70％。
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