CN104298039B - 测试单元、阵列基板和显示面板 - Google Patents

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Abstract

本发明提供一种测试单元，包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其中，所述短路结构设置在信号线的一端，所述短路结构与所述测试结构相连。相应地，本发明还提供一种阵列基板和显示面板。本发明可以减小测试单元在阵列基板上所占用的宽度，从而增加阵列基板上的可布线区面积，同时可以实现窄边框的设计。

Description

测试单元、阵列基板和显示面板
技术领域
本发明涉及显示技术领域，具体涉及一种测试单元、包括该测试单元的阵列基板和包括该阵列基板的显示面板。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)的主体结构包括液晶面板和背光源，液晶面板包括对盒的阵列基板、彩膜基板以及设置在其间的液晶层。
在显示器的制作过程中，需要对阵列基板以及液晶盒进行测试。阵列基板上设置有与数据线一一对应的信号线11，阵列测试(Array test)时，可以将信号线11按照排列顺序分为奇数信号线和偶数信号线，并设置第一测试线21和第二测试线22分别为奇数信号线和偶数信号线提供测试信号。液晶盒测试(cell test)时，通过与每条信号线11对应的引针(pin)输入测试信号，测试信号相同的信号线11与同一条短路线31短接，例如，可以设置六条短路线31，与第一条短路线31相连的信号线分别为第1条、第7条、第13条……信号线；与第二条短路线31相连的信号线分别为第2条、第8条、第14条信号线，并按此规则完成所有信号线11与短路线31的连接，如图1所示。
但是，在图1中，第一测试线21、第二测试线22以及短路线31沿信号线11的长度方向依次排列，信号线在第二测试线22与短路线31之间的部分较长，占用的了较大的面积，从而减少了阵列基板上用于排布数据线和栅线的布线空间，而金属线布置密集将导致静电击穿发生的可能性。
发明内容
本发明的目的在于提供一种测试单元、一种包括该测试单元的阵列基板和一种包括该阵列基板的显示面板，所述测试单元所占用的宽度较小，因而阵列基板上数据线和栅线的布线区域较大，从而减小静电击穿现象的发生。
为了实现上述目的，本发明提供一种测试单元，包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其中，所述短路结构设置在信号线的一端，所述短路结构与所述测试结构相连。
优选地，所述测试结构包括多条测试线，所述多条短路线被分为多个短路线组，多个短路线组与多条测试线对应相连。
优选地，所述多条测试线包括第一测试线和第二测试线，所述多个短路线组包括由奇数行的短路线组成的奇数短路线组和由偶数行的短路线组成的偶数短路线组，所述奇数短路线组中的每条短路线与所述第一测试线相连，所述偶数短路线组中的每条短路线与所述第二测试线相连。
优选地，所述短路结构包括六条短路线。
优选地，所述测试单元还包括多条第一连接线和多条第二连接线，多条所述第一连接线分别用于连接所述奇数短路线中的多条短路线与所述第一测试线，多条所述第二连接线分别用于连接所述偶数短路线组中的多条短路线与所述第二测试线。
优选地，多条所述短路线设置在同一层，所述短路线上方设置有第一绝缘层，
所述第一连接线设置在所述短路线下方的层中，且所述短路线在所述第一连接线所在的层上的投影与所述第一连接线不重叠，所述第一连接线和所述短路线之间设置有第二绝缘层，所述第一绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线设置在所述短路线下方的层中，且所述短路线在所述第二连接线所在层上的投影与所述第二连接线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第一绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第一绝缘层和所述第三绝缘层的与每条第二连接线对应位置设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
优选地，多条所述短路线设置在同一层，
所述第一连接线设置在所述短路线上方的层中，且所述第一连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第一连接线和所述短路线之间设置有第一绝缘层，所述第一连接线上方设置有第二绝缘层，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线设置在所述短路线上方的层中，且所述第二连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第二连接线上方设置有第四绝缘层，所述第四绝缘层和所述第三绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第四绝缘层的与每条第二连接线对应位置设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
优选地，制成所述第一连接件和所述第二连接件的材料包括透明电极材料。
相应地，本发明还提供一种阵列基板，包括显示区和环绕该显示区设置的非显示区，所述显示区内设置有多条数据线和多条栅线，所述非显示区内设置有测试单元，其中，所述测试单元包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其中，所述短路结构设置在信号线的一端，多条所述短路结构与所述测试结构相连。
优选地，所述测试结构包括多条测试线，所述多条短路线被分为多个短路线组，多个短路线组与多条测试线对应相连。
优选地，所述多条测试线包括第一测试线和第二测试线，所述多个短路线组包括由奇数行的短路线组成的奇数短路线组和由偶数行的短路线组成的偶数短路线组，所述奇数短路线组中的每条短路线与所述第一测试线相连，所述偶数短路线组中的每条短路线与所述第二测试线相连。
优选地，所述短路结构包括六条短路线。
优选地，所述测试单元还包括多条第一连接线和多条第二连接线，多条所述第一连接线分别用于连接所述奇数短路线中的多条短路线与所述第一测试线，多条所述第二连接线分别用于连接所述偶数短路线组中的多条短路线与所述第二测试线。
优选地，多条所述短路线与所述数据线同层设置，所述短路线上方设置有第一绝缘层，所述第一绝缘层与所述阵列基板的钝化层同层设置，
所述第一连接线与阵列基板的栅线同层设置，且所述短路线在所述第一连接线所在层上的投影与所述第一连接线不重叠，所述第一连接线与所述短路线之间设置有第二绝缘层，所述第二绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线与阵列基板的栅线同层设置，且所述短路线在所述第二连接线所在层上的投影与所述第二短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第三绝缘层与所述阵列基板的栅绝缘层同层设置，所述第三绝缘层的与所述偶数短路线组中的每条短路线相对应的位置处设置有第三过孔，所述第一绝缘层和所述第三绝缘层的与每条所述第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
优选地，多条所述短路线与所述栅线同层设置，
所述第一连接线与所述数据线同层设置，且所述第一连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第一连接线和所述短路线之间设置有第一绝缘层，所述第一绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一连接线上方设置有第二绝缘层，所述第二绝缘层和所述阵列基板的钝化层同层设置，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第一过孔和所述第二过孔将所述第一连接线与相对应的短路线电连接；和/或
所述第二连接线与所述数据线同层设置，且所述第二连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第二连接线上方设置有第四绝缘层，所述第四绝缘层和所述第三绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第四绝缘层的与每条第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
优选地，所述第一连接件和第二连接件与所述阵列基板的像素电极同步形成。
相应地，本发明还提供一种显示面板，包括对盒基板和本发明提供的上述阵列基板。
本发明中短路结构设置在信号线的一端，短路结构和测试结构相连，这种设置方式下，测试结构可以更加靠近短路结构，从而使得测试单元占用的宽度较小，因而使得阵列基板上数据线和栅线的可布线区域较大,从而减少因排线密集导致的静电击穿现象，并且可以实现窄边框的设计。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是现有技术的测试单元的结构示意图；
图2是本发明中测试单元的结构示意图；
图3是本发明的第一种实施方式中短路结构和测试结构的连接示意图；
图4是本发明的第二种实施方式中短路结构和测试结构的连接示意图；
图5是本发明的第三种实施方式中短路结构和测试结构的连接示意图；
图6是本发明的实施方式第二连接件连接第二测试线和相对应的短路条的俯视图；
图7是图6的主视图；
图8是本发明的第四种实施方式中短路结构和测试结构的连接示意图；
图9是本发明的第五种实施方式中短路结构和测试结构的连接示意图；
图10是本发明的第六种实施方式中短路结构和测试结构的连接示意图。
其中，附图标记为：11、信号线；20、测试结构；21、第一测试线；22、第二测试线；30、短路结构；31、短路线；41、第一连接线；42、第二连接线；42a、水平部；42b、竖直部；50、对位结构；61、第一过孔；62、第二过孔；63、第三过孔；64、第四过孔；71、第一连接件；72、第二连接件；80、衬底基板；81、第一绝缘层；83、第三绝缘层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
作为本发明的一方面，提供一种测试单元，包括多条信号线11，短路结构30和测试结构20，短路结构30包括多条短路线31，每条短路线31用于连接颜色相同、极性相同的子像素对应的信号线11，测试结构20包括至少一条测试线，其中，短路结构30设置在信号线11的一端，短路结构30与测试结构20对应相连。
当将所述测试单元设置在阵列基板中时，所述测试单元位于阵列基板的周边区域中，多条信号线11与阵列基板上的多条数据线一一对应相连，进行点屏测试(cell test)时，通过每条信号线11向对应的数据线输入测试信号进行测试，上述“颜色相同、极性相同的子像素对应的信号线11”是指，颜色相同且极性相同的子像素对应的数据线所连接的信号线11。例如，当阵列基板的每个像素单元包括R、G、B三个子像素，且每行像素单元中相邻两个子像素的极性相反时，向所有奇数列像素单元的R子像素输入相同的测试信号、向所有奇数列像素单元的G子像素输入相同的测试信号、向所有奇数列像素单元的B子像素输入相同的测试信号、向所有偶数列像素单元的R子像素输入相同的测试信号、向所有偶数列像素单元的G子像素输入相同的测试信号、向所有偶数列像素单元的B子像素输入相同的测试信号。
对比现有技术中的测试单元可以看出，现有的测试单元的多条测试线以及短路结构30沿信号线11的长度方向由信号线的一端朝向显示区域内依次排列，因此，短路结构30至信号线11端部的距离较大，从而使得测试单元占用的宽度较大，而本发明中短路结构30设置在信号线11的一端，短路结构和测试结构相连，这种设置方式下，测试结构20可以更加靠近短路结构30，从而使得测试单元占用的宽度较小，因而使得阵列基板上数据线和栅线的可布线区域较大,从而减少因排线密集导致的静电击穿现象，并且可以实现窄边框的设计。
为了提高测试效率，测试结构20包括多条测试线，多条短路线31被分为多个短路线组，多个短路线组与多条测试线对应相连。
本发明对所述测试线的数量不作限制，例如，测试结构20可以包括两条测试线，也可以包括三条测试线；相应地，多条短路线31可以分为两组，也可以分为三组，且同一组的短路线31不相邻。作为本发明的一种具体实施方式，如图2所示，多条测试线包括第一测试线21和第二测试线22，所述多个短路线组包括由奇数行的短路线31组成的奇数短路线组和由偶数行的短路线31组成的偶数短路线组，奇数短路线组中的每条短路线31与第一测试线21相连，偶数短路线组中的每条短路线31与第二测试线22相连。
设置有所述测试单元的阵列基板的每个像素单元包括三个子像素，每行像素单元中相邻两个子像素的极性相反，此时，如图2所示，短路结构30可以包括六条短路线31，第一条、第三条和第五条短路线31与第一测试线21相连，第二条、第四条和第六条短路线31与第二测试线22相连。并且，奇数列像素单元的R子像素对应的信号线11(即，第1、7、13……条信号线11)通过第一条短路线31相连；奇数个像素单元的G子像素对应的信号线11(即，第2、8、14……条信号线11)通过第二条短路线31相连；奇数列像素单元的B子像素对应的信号线(即，第3、9、15……条信号线11)通过第三条短路线31相连；偶数个像素单元的R子像素对应的信号线(即，第4、10、16……条信号线11)通过第四条短路线31相连；偶数个像素单元的G子像素对应的信号线(即，第5、11、17……条信号线11)通过第五条短路线31相连；偶数个像素单元的B子像素对应的信号线(即，第6、12、18……条信号线11)通过第六条短路线31相连。此时，第一条、第三条和第五条短路线31所连接的信号线均为奇数信号线，第二条、第四条和第六条短路线所连接的信号线均为偶数信号线。
在进行阵列测试(Array test)时，分别向第一测试线21和第二测试线22输入测试信号，以分别对奇数信号线所连接的奇数数据线和偶数信号线所连接的偶数数据线提供测试信号。在进行点屏测试(cell test)时，分别向每条信号线输入相应的测试信号，应当理解的是，同一条短路线31所连接的多条信号线11所输入的测试信号相同。
可以理解的是，测试单元也可以包括第一测试线、第二测试线、第三测试线时和六条短路线，此时，可以将第一条短路线和第三条短路线与第一条测试线相连，第二条短路线和第四条短路线与第二条测试线相连，第三条短路线和第六条短路线与第三条测试线相连。这种设置方式下，第一测试线通过第一条短路线和第三条短路线向每列像素单元的R子像素对应的信号线输入测试信号，第二测试线通过第二条短路线和第四条短路线向每列像素单元的G子像素对应的信号线输入测试信号，第三测试线通过第三条短路线和第六条短路线向每列像素单元的B子像素对应的信号线输入测试信号。在本发明中所述的信号线的排列顺序按照图2中从左至右的顺序，短路线的排列顺序按照图2中从上至下的排列顺序。
为了便于连接第一测试线21和奇数短路条组以及第二测试线22和偶数短路条组，所述测试单元可以包括多个第一连接线41和多个第二连接线42，多条第一连接线41分别用于连接奇数短路线组中的多条短路线31与第一测试线21，多条第二连接线42分别用于连接偶数短路线组中的多条短路线31与第二测试线22。如图2所示，第一条第一连接线41连接在第一条短路线31与第一测试线21之间，第二条第一连接线41连接在第三条短路线31与第一测试线21之间，第三条第一连接线41连接在第五条短路线31与第一测试线21之间；第一条第二连接线42连接在第二条短路线31与第二测试线22之间，第二条第二连接线42连接在第四条短路线31与第二测试线22之间，第三条第二连接线连接在第六条短路线31与第二测试线22之间。这里，第一连接线41和第二连接线42的排列顺序为图2中从左至右的顺序。
通常，在完成点屏测试后，利用激光将短路结构30从阵列基板上去除，如图2所示，在短路结构30的延伸方向上设置有对位结构50，用于激光束和短路结构30的对位。为了避免所述测试线遮挡对位结构而影响激光的去除效果，如图2所示，第一测试线21和第二测试线22与显示区域之间的距离均远于短路结构30与显示区域之间的距离，第一连接线41与第一测试线21之间以及奇数短路线组之间形成90°±5°的角度；第二连接线42可以包括水平部42a和竖直部42b，水平部42a与短路线31的延伸方向一致，竖直部42b连接在水平部42a和第二测试线22之间。
在本发明中，多条短路线31之间的位置关系不作限定，例如，奇数短路线组和偶数短路线组设置在绝缘间隔的不同层中，此时，可以将多条第一连接线41与奇数短路线组同层设置，将多条第二连接线42与偶数短路线组同层设置，从而防止偶数短路线组与第一连接线41之间出现短路；或者，将奇数短路线组和偶数短路线组设置在同一层中。
作为本发明的一种具体实施方式，如图3至图7所示，多条短路线31设置在同一层，短路线31上方设置有第一绝缘层。
第一连接线41设置在短路线31下方的层中，且短路线31在第一连接线41所在层上的投影与第一连接线41不重叠，第一连接线和41和短路线31之间设置有第二绝缘层，所述第一绝缘层的与所述奇数短路线组中的每条短路线的对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线的对应位置处设置有第二过孔62(即，第二过孔62贯穿第二绝缘层和第一绝缘层)，所述测试单元还包括第一连接件71，第一连接件71通过第二过孔62和第一过孔61将第一连接线41与相对应的短路线31电连接；和/或
第二连接线42设置在短路线31下方的层中，且短路线31在第二连接线42所在层上的投影与第二连接线42不重叠，第二连接线42和短路条31之间设置有第三绝缘层，第一绝缘层的与所述偶数短路线组中的每条短路线31的对应位置处设置有第三过孔63，第三绝缘层和第一绝缘层的与每条第二连接线42的对应位置设置有第四过孔64(即，第四过孔64贯穿第三绝缘层和第一绝缘层)，所述测试单元还包括第二连接件72，第二连接件72通过第四过孔64和第三过孔63将第二连接线42与相对应的短路线31电连接。
如图3所示的实施方式中，第一连接线41设置在短路线31下方的层中，第一过孔61贯穿第一绝缘层将奇数短路线组中的短路线31部分露出，第二过孔62同时贯穿第一绝缘层和第二绝缘层将第一连接线41的部分露出，第一连接件71通第一过孔61和第二过孔62过相连，从而将奇数短路线组中的每条短路线31与对应的第一连接线41相连；第二连接线42和短路线31设置在同一层中，如图3中所示，可以将第一条第二连接线42与第二条短路线31形成为一体，第二条第二连接线42与第四条短路线31形成为一体，第三条第二连接线42与第六条短路线31形成为一体。
如图4所示的实施方式中，第二连接线42设置在短路线31下方的层中，第三过孔63贯穿第一绝缘层81将偶数短路线组中的短路线31部分露出，第四过孔64同时贯穿第三绝缘层83和第一绝缘层81将第二连接线42的部分露出，第二连接件72通过第四过孔64和第三过孔63将第二连接线42与相对应的短路线31电连接；第一连接线41和短路条31设置在同一层中，如图4中所示，可以将第一条第一连接线41与第一条短路线31形成为一体，第二条第一连接线41与第三条短路线31形成为一体，第三条第一连接线41与第五条短路线31形成为一体。
如图5所示的实施方式中，第一连接线41设置在短路线31下方的层中，且第二连接线42也设置在短路线31下方的层中，短路线31上方设置有第一绝缘层81，第一连接线41与短路线31之间设置有第二绝缘层，第二连接线42与短路线31设置有第三绝缘层83。第一过孔61贯穿第一绝缘层81将奇数短路线组中的短路线31部分露出，第二过孔62同时贯穿第一绝缘层81和第二绝缘层将第一连接线41的部分露出，第一连接件71通过第一过孔61和第二过孔62将奇数短路线组中的短路线31和第一连接线41电连接；第三过孔63贯穿第一绝缘层81将偶数短路线组中的短路线31的部分露出，第四过孔64同时贯穿第三绝缘层83和第一绝缘层81将第二连接线42的部分露出，第二连接件72通过第三过孔63和第四过孔64将偶数短路线组的短路线和第二连接线42电连接。
图6和图7示出了第三过孔和第四过孔之间的连接示意图，当第二连接线42设置在短路线31下方的层中时，将偶数短路线组中的每条短路线与第二连接线进行连接的过程为：在衬底基板80上形成包括第二连接线42的图形；再在形成有第二连接线42的衬底基板上形成第三绝缘层83；然后在第三绝缘层83上方形成包括短路线31的图形；之后在短路线31上方形成第一绝缘层81，这时可以形成贯穿第一绝缘层81的第三过孔63，以及贯穿第三绝缘层83和第一绝缘层81的第四过孔64，第三过孔63用于将偶数短路线组中的短路线31的部分露出，第四过孔64用于将第二连接线42的部分露出；最后，在形成有第三过孔63和第四过孔64的衬底基板上形成导电材料层，并在所述导电材料层上形成包括第二连接件72的图形，从而连接偶数短路线组中的每条短路线31与相应的第二连接线42。
为了防止多个第一连接线41之间产生重叠，每条短路线31的长度互不相同，优选地，如图3至图5所示，奇数短路线组中的每条短路线31的长度沿朝向显示区域的方向依次增加，偶数短路线组中的每条短路线31的长度沿朝向显示区域的方向依次增加。
本领域技术人员可以理解的是，信号线11与短路线31设置在绝缘间隔的不同层中，每条信号线11和相应的短路线31之间通过过孔进行连接。
第一连接线41与第一测试线21可以同层设置，或者不同层设置并通过过孔和连接件相连，第二连接线42与第二测试线22可以同层设置，或者不同层设置并通过过孔和连接件相连。优选地，多个第一连接线41和第一测试线21可以形成为一体，多个第二连接线42和第二测试线22可以形成为一体，从而简化阵列基板的制作工艺。
作为本发明的另一种具体实施方式，多条短路线设置在同一层，
第一连接线41设置在短路线31上方的层中，且第一连接线41在短路线31所在层上的投影与短路线31不重叠，第一连接线41和短路线31之间设置有第一绝缘层，第一连接线41上方设置有第二绝缘层，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线31对应位置处设置有第一过孔61(即，第一过孔61同时贯穿第一绝缘层和第二绝缘层)，第二绝缘层的与每条第一连接线41对应位置处设置有第二过孔62，所述测试单元还包括第一连接件71，第一连接件71通过第二过孔62和第一过孔61将第一连接线41与对应的短路线31电连接；和/或
第二连接线42设置在短路线31上方的层中，且第二连接线42在短路线31所在层上的投影与短路线31不重叠，第二连接线42和短路线31之间设置有第三绝缘层83，第二连接线42上方设置有第四绝缘层，第四绝缘层和第三绝缘层的与所述偶数短路线组中的每条短路线31对应位置处设置有第三过孔63(即，第三过孔63同时贯穿第四绝缘层和第三绝缘层)，第四绝缘层的与每条第二连接线42对应位置设置有第四过孔64，所述测试单元还包括第二连接件72，第二连接件通过第四过孔64和第三过孔63将第二连接线42与相对应的短路线31电连接。
这种设置方式与图3、图4和图5的设置方式相似，区别仅在于短路线31、第一连接线41和第二连接线42所在层的位置关系不同：如图8所示的实施方式与图3相比，图6中将第一连接线41设置于短路线31上方的层中，第二连接线42可以与短路线31位于同一层；如图9所示的实施方式与图4相比，图9将第二连接线42设置于短路线31上方的层中，第一连接线41与短路线31位于同一层；如图10所示的实施方式与图5相比，图10将第一连接线41和第二连接线42均设置于短路线31下方的层中。
优选地，第一连接件71和第二连接件72的材料可以包括透明电极材料，例如氧化铟锡(ITO)。
上述为对本发明所提供的测试单元的描述，可以看出，本发明中短路结构设置在信号线的一端，短路结构与测试结构相连，这种设置方式下，测试结构可以靠近短路结构，从而使得测试单元在阵列基板上占用的面积较小，因而使得数据线的可布线区域较大,从而减少因排线密集导致的静电击穿现象。
作为本发明的另一方面，提供一种阵列基板，包括显示区和环绕该显示区设置的非显示区，所述非显示区内设置有测试单元，其中，所述测试单元包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其中，所述短路结构设置在信号线的一端，多条所述短路结构与所述测试结构相连。如上文中所述，为了提高阵列测试的测试效率，所述测试结构包括多条测试线，所述多条短路线被分为多个短路线组，多个短路线组与多条测试线对应相连。
作为本发明的一种具体实施方式，所述多条测试线包括第一测试线和第二测试线，所述多个短路线组包括由奇数行的短路线组成的奇数短路线组和由偶数行的短路线组成的偶数短路线组，所述奇数短路线组中的每条短路线与所述第一测试线相连，所述偶数短路线组中的每条短路线与所述第二测试线相连。
进一步具体地，所述短路结构可以包括六条短路线，第一条、第三条和第五条短路线与所述第一测试线相连，第二条、第四条和第六条短路线与所述第二测试线相连。
为了便于连接所述奇数短路线组和所述第一测试线以及所述偶数短路线组和所述第二测试线，更进一步地，所述测试单元还可以包括多条第一连接线和多条第二连接线，多条所述第一连接线分别用于连接所述奇数短路线中的多条短路线与所述第一测试线，多条所述第二连接线分别用于连接所述偶数短路线组中的多条短路线与所述第二测试线。
所述阵列基板可以包括本发明第一种实施方式所提供的测试单元，即多条所述短路线与所述数据线同层设置，所述短路线上方设置有第一绝缘层，所述第一绝缘层与所述阵列基板的钝化层同层设置，
所述第一连接线与阵列基板的栅线同层设置，且所述短路线在所述第一连接线所在层上的投影与所述第一连接线不重叠，所述第一连接线与所述短路线之间设置有第二绝缘层，所述第二绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线与阵列基板的栅线同层设置，且所述短路线在所述第二连接线所在层上的投影与所述第二短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第三绝缘层与所述阵列基板的栅绝缘层同层设置，所述第三绝缘层的与所述偶数短路线组中的每条短路线相对应的位置处设置有第三过孔，所述第一绝缘层和所述第三绝缘层的与每条所述第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
所述阵列基板也可以包括本发明第二种实施方式所提供的测试单元，即多条所述短路线与所述栅线同层设置，
所述第一连接线与所述数据线同层设置，且所述第一连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第一连接线和所述短路线之间设置有第一绝缘层，所述第一绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一连接线上方设置有第二绝缘层，所述第二绝缘层和所述阵列基板的钝化层同层设置，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第一过孔和所述第二过孔将所述第一连接线与相对应的短路线电连接；和/或
所述第二连接线与所述数据线同层设置，且所述第二连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第二连接线上方设置有第四绝缘层，所述第四绝缘层和所述第三绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第四绝缘层的与每条第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
为了简化阵列基板的制作工艺，所述第一连接件和第二连接件可以和所述阵列基板的像素电极同步形成。
数据线所在层的图形的材料可以和栅线所在层的图形的材料相同，即制成所述短路线、所述测试线、所述第一连接线和所述第二连接线的材料可以均为铜或铝，优选地，所述短路线、所述测试线、所述第一连接线和所述第二连接线的材料均为铜，以提高导电性能。
作为本发明的再一方面，提供一种显示面板，该显示面板包括对盒基板和上述阵列基板。
当阵列基板和对盒基板对盒后，阵列基板的设置有测试结构的一侧超出所述对盒基板，阵列测试完成后，沿对盒基板的边缘将测试线切断，为了防止测试线在阵列基板上的残留，多条所述测试线均超出所述对盒基板的边缘(如图5中的虚线所示)，最靠近显示区域的测试线超出所述对盒基板的边缘的宽度L1在0.25～0.35mm范围内。
类似地，在点屏测试完成后，可以采用激光束将短路结构断开，所述短路结构位于所述对盒基板的边缘(如图5中的虚线所示)内侧，且最靠近对盒基板边缘的测试线与所述对盒基板的边缘之间的距离L2在0.25mm～0.35mm范围内，从而防止切断测试线时对短路线产生影响。
由于短路结构、测试线在阵列基板上所占用的面积减小，使得阵列基板上栅线、数据线的可布线面积增加，从而减少静电击穿的发生，提高显示面板的质量。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种测试单元，包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其特征在于，所述短路结构设置在信号线的一端，所述短路结构与所述测试结构相连；
所述测试结构包括多条测试线，所述多条短路线被分为多个短路线组，多个短路线组与多条测试线对应相连；
所述多条测试线包括第一测试线和第二测试线，所述多个短路线组包括由奇数行的短路线组成的奇数短路线组和由偶数行的短路线组成的偶数短路线组，所述奇数短路线组中的每条短路线与所述第一测试线相连，所述偶数短路线组中的每条短路线与所述第二测试线相连。
2.根据权利要求1所述的测试单元，其特征在于，所述短路结构包括六条短路线。
3.根据权利要求1所述的测试单元，其特征在于，所述测试单元还包括多条第一连接线和多条第二连接线，多条所述第一连接线分别用于连接所述奇数短路线中的多条短路线与所述第一测试线，多条所述第二连接线分别用于连接所述偶数短路线组中的多条短路线与所述第二测试线。
4.根据权利要求3所述的测试单元，其特征在于，多条所述短路线设置在同一层，所述短路线上方设置有第一绝缘层，
所述第一连接线设置在所述短路线下方的层中，且所述短路线在所述第一连接线所在的层上的投影与所述第一连接线不重叠，所述第一连接线和所述短路线之间设置有第二绝缘层，所述第一绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线设置在所述短路线下方的层中，且所述短路线在所述第二连接线所在层上的投影与所述第二连接线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第一绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第一绝缘层和所述第三绝缘层的与每条第二连接线对应位置设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
5.根据权利要求3所述的测试单元，其特征在于，多条所述短路线设置在同一层，
所述第一连接线设置在所述短路线上方的层中，且所述第一连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第一连接线和所述短路线之间设置有第一绝缘层，所述第一连接线上方设置有第二绝缘层，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线设置在所述短路线上方的层中，且所述第二连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第二连接线上方设置有第四绝缘层，所述第四绝缘层和所述第三绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第四绝缘层的与每条第二连接线对应位置设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
6.根据权利要求4或5所述的测试单元，其特征在于，制成所述第一连接件和所述第二连接件的材料包括透明电极材料。
7.一种阵列基板，包括显示区和环绕该显示区设置的非显示区，所述显示区内设置有多条数据线和多条栅线，所述非显示区内设置有测试单元，其特征在于，所述测试单元包括多条信号线、短路结构和测试结构，所述短路结构包括多条短路线，每条短路线用于连接颜色相同、极性相同的子像素对应的信号线，所述测试结构包括至少一条测试线，其中，所述短路结构设置在信号线的一端，多条所述短路结构与所述测试结构相连；
所述测试结构包括多条测试线，所述多条短路线被分为多个短路线组，多个短路线组与多条测试线对应相连；
所述多条测试线包括第一测试线和第二测试线，所述多个短路线组包括由奇数行的短路线组成的奇数短路线组和由偶数行的短路线组成的偶数短路线组，所述奇数短路线组中的每条短路线与所述第一测试线相连，所述偶数短路线组中的每条短路线与所述第二测试线相连。
8.根据权利要求7所述的阵列基板，其特征在于，所述短路结构包括六条短路线。
9.根据权利要求7所述的阵列基板，其特征在于，所述测试单元还包括多条第一连接线和多条第二连接线，多条所述第一连接线分别用于连接所述奇数短路线中的多条短路线与所述第一测试线，多条所述第二连接线分别用于连接所述偶数短路线组中的多条短路线与所述第二测试线。
10.根据权利要求9所述的阵列基板，其特征在于，多条所述短路线与所述数据线同层设置，所述短路线上方设置有第一绝缘层，所述第一绝缘层与所述阵列基板的钝化层同层设置，
所述第一连接线与阵列基板的栅线同层设置，且所述短路线在所述第一连接线所在层上的投影与所述第一连接线不重叠，所述第一连接线与所述短路线之间设置有第二绝缘层，所述第二绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层和所述第一绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第二过孔和所述第一过孔将所述第一连接线与相对应短路线电连接；和/或
所述第二连接线与阵列基板的栅线同层设置，且所述短路线在所述第二连接线所在层上的投影与所述第二连接线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第三绝缘层与所述阵列基板的栅绝缘层同层设置，所述第三绝缘层的与所述偶数短路线组中的每条短路线相对应的位置处设置有第三过孔，所述第一绝缘层和所述第三绝缘层的与每条所述第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
11.根据权利要求9所述的阵列基板，其特征在于，多条所述短路线与所述栅线同层设置，
所述第一连接线与所述数据线同层设置，且所述第一连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第一连接线和所述短路线之间设置有第一绝缘层，所述第一绝缘层与所述阵列基板的栅绝缘层同层设置，所述第一连接线上方设置有第二绝缘层，所述第二绝缘层和所述阵列基板的钝化层同层设置，所述第一绝缘层和所述第二绝缘层的与所述奇数短路线组中的每条短路线对应位置处设置有第一过孔，所述第二绝缘层的与每条所述第一连接线对应位置处设置有第二过孔，所述测试单元还包括第一连接件，所述第一连接件通过所述第一过孔和所述第二过孔将所述第一连接线与相对应的短路线电连接；和/或
所述第二连接线与所述数据线同层设置，且所述第二连接线在所述短路线所在层上的投影与所述短路线不重叠，所述第二连接线和所述短路线之间设置有第三绝缘层，所述第二连接线上方设置有第四绝缘层，所述第四绝缘层和所述第三绝缘层的与所述偶数短路线组中的每条短路线对应位置处设置有第三过孔，所述第四绝缘层的与每条第二连接线对应位置处设置有第四过孔，所述测试单元还包括第二连接件，所述第二连接件通过所述第四过孔和所述第三过孔将所述第二连接线与相对应的短路线电连接。
12.根据要求10或11所述的阵列基板，其特征在于，所述第一连接件和第二连接件与所述阵列基板的像素电极同步形成。
13.一种显示面板，其特征在于，包括对盒基板和权利要求7至12中任意一项所述的阵列基板。
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