CN104281720A - 具有数字输入输出功能的数据采集卡及其数据采集装置 - Google Patents

Abstract

本发明提供了一种具有数字输入输出功能的数据采集卡及其数据采集装置，数据采集装置包括设置单元，用于接收逻辑电平标准；数据采集卡包括：控制单元，用于产生逻辑电平信号以及接收逻辑电平信号，以及依据逻辑电平标准控制可调电压电源产生第一、第二可调电压；输出电路，用于将逻辑电平信号转换为输出信号；输入电路，用于将输入信号转换为逻辑电平信号；固定电压电源，用于产生向控制单元供电的第一恒定电压；可调电压电源，用于产生向输出电路和输入电路供电的第一可调电压和第二可调电压。本发明的数据采集卡能够在不同逻辑电平标准下工作，满足了各种类型的数字逻辑电平的应用需求，使数据采集卡的适应性更强，应用范围更广。

Description

具有数字输入输出功能的数据采集卡及其数据采集装置

技术领域

本发明涉及测试测量技术领域，特别是涉及一种具有数字输入输出功能的数据采集卡及其数据采集装置。

背景技术

数据采集装置广泛应用于通信、医疗、工业自动化等领域。数据采集装置是一种从被测目标中自动采集并测量数据信息的装置。它可以采集并测量到诸如直流电压信号、交流电压信号、直流电流信号、交流电流信号、频率信号、温度信号、压力信号、压强信号等各种信号。数据采集装置具有可插拔的模块卡，也称子卡，不同功能的模块卡满足了不同应用场合的测量系统搭建需求，灵活的配置模式也方便了用户的使用。

如图1所示，为现有技术公开的一种数据采集装置100的结构示意图，所述数据采集装置100包括：主控单元101、供电单元102、背板单元103和子卡104。背板单元103上设有信号总线1031、控制总线1032、电源总线1033、主板接口1034和多个卡槽1035，例如卡槽1～卡槽5。子卡104包括开关卡1041和数据采集卡1042，数据采集卡20可以是电压表卡、电流表卡、万用表卡、示波器卡、频率计卡等各种类型的单一卡；也可以是包括上述各种单一卡的集成卡，集成有多种测量功能。

主控单元101连接背板单元103上的主板接口1034，各种子卡104插入背板单元103上的多个卡槽1035中。主控单元101通过控制总线1032控制各个开关卡1041完成输入信号的切换，开关卡1041将外部输入信号通过模拟总线1031输入至数据采集卡1042中。主控单元101还通过控制总线1032控制数据采集卡1042完成信号测量，并接收数据采集卡1042的测量数据。供电单元102向主控单元101和电源总线1033供电，开关卡1041和数据采集卡1042可以从电源总线1033上获得供电电源。此外，数据采集装置100还可以包括与主控单元101连接的接口单元105、显示单元106、键盘输入单元107等。

可以看出，数据采集装置100的有效工作，依赖于各种不同功能的子卡104配合实现。其中，具有数字输入输出功能的数据采集卡为当前流行的各种数字逻辑的分析、控制提供了便利。

如图2所示，为现有技术公开的一种具有数字输入输出功能的数据采集卡200的结构示意图。数据采集卡200包括：控制单元201、输出电路202、输入电路203、信号接口204和固定电压电源205。

控制单元201用于在输出电路202处于工作状态时，产生逻辑电平信号，以及在输入电路203处于工作状态时，接收逻辑电平信号。输出电路202用于将控制单元201产生的逻辑电平信号转换为用户所需的输出信号。输入电路203用于将用户通过信号接口204接入的输入信号转换为逻辑电平信号并输入至控制单元201。输出电路202与输入电路203并联于控制单元201与信号接口204之间，且在数据采集卡200工作的任一时刻，只有其中一个电路工作。信号接口204用于接收用户接入的输入信号，以及输出输出电路202产生的输出信号。固定电压电源205用于向控制单元201、输出电路202和输入电路203供电。

对于现有技术的数据采集卡，由于各个单元的供电采用同一恒定电源，例如，仅以单一5V电压供电，所以，所能实现的信号接口，其接入的输入信号或者输出的输出信号也只能是一种数字逻辑电平，如TTL电平。而对于现在丰富的数字逻辑电平，这种单一的逻辑电平所能应用的场合就非常有限。

发明内容

本发明所要解决的技术问题是提供一种具有数字输入输出功能的数据采集卡及其数据采集装置，能够适用于多种不同的逻辑电平。

为了解决上述问题，本发明公开了一种具有数字输入输出功能的数据采集卡，用于数据采集装置，所述数据采集装置包括：设置单元，用于接收用户设置的逻辑电平标准；所述数据采集卡包括：

控制单元，用于在输出电路处于工作状态时，产生逻辑电平信号，以及在输入电路处于工作状态时，接收逻辑电平信号；

输出电路，用于将控制单元产生的逻辑电平信号转换为输出信号；

输入电路，用于将输入信号转换为逻辑电平信号并输入至控制单元；

信号接口，用于接入输入信号，以及输出输出信号；

固定电压电源，用于产生向控制单元供电的第一恒定电压；

所述数据采集卡还包括：可调电压电源，用于产生向输出电路和输入电路供电的第一可调电压和第二可调电压；

所述控制单元还用于依据所述逻辑电平标准控制可调电压电源产生第一可调电压和第二可调电压。

作为一个举例说明，在本发明中，所述控制单元依据所述逻辑电平标准产生对应的两个编码值，所述控制单元的第一控制端输出所述两个编码值；所述可调电压电源依据所述两个编码值产生对应的第一可调电压和第二可调电压。

作为一个举例说明，在本发明中，所述可调电压电源包括：DAC、第一运算放大器、具有多个通道的开关、多个接地的电容、多个第二运算放大器和多个电压输出端；

所述DAC、第一运算放大器和开关依次串联连接，所述DAC的输入端连接控制单元的第一控制端，多个通道的输出端分别与多个第二运算放大器的输入端对应连接，多个通道的输出端还分别与多个电容的非接地端对应连接，多个第二运算放大器的输出端分别与多个电压输出端对应连接，其中两个电压输出端分别输出所述第一可调电压和第二可调电压。

作为一个举例说明，在本发明中，多个第二运算放大器的输出端分别通过多个功率放大器与多个电压输出端对应连接。

作为一个举例说明，在本发明中，所述控制单元的第二控制端输出开关控制信号，所述开关依据所述开关控制信号将其中两个通道依次导通。

作为一个举例说明，在本发明中，所述控制单元依据逻辑电平标准控制可调电压电源产生对应的第一可调电压和第二可调电压包括：

控制单元依据逻辑电平标准产生第一编码值和第二编码值，控制单元的第一控制端输出第一编码值；

延时第一预设时间后，控制单元的第二控制端输出开关控制信号，开关依据开关控制信号将第一通道导通，与第一通道对应的电压输出端输出第一可调电压；

延时第二预设时间后，所述开关的各个通道均断开；

控制单元的第一控制端输出第二编码值；

延时第一预设时间后，控制单元的第二控制端输出开关控制信号，开关依据开关控制信号将第二通道导通，与第二通道对应的电压输出端输出第二可调电压；

延时第二预设时间后，所述开关的各个通道均断开；

依上述过程循环执行。

作为一个举例说明，在本发明中，所述数据采集卡具有多个用户接口及其对应的多组输入输出电路，一组输入输出电路包括一个输出电路和一个输入电路；所述可调电压电源的每两个电压输出端，向其中一组输入输出电路输出第一可调电压和第二可调电压；所述控制单元的第二控制端输出开关控制信号，所述开关依据所述开关控制信号将所述多个通道依次导通。

作为一个举例说明，在本发明中，所述设置单元接收的用户设置的逻辑电平标准为：用户从多个预设的逻辑电平标准中选择的其中一个逻辑电平标准。

作为一个举例说明，在本发明中，所述设置单元接收的用户设置的逻辑电平标准为：用户在预设范围内自定义输入的电平幅值和阈值。

作为一个举例说明，在本发明中，所述控制单元的第三控制端输出电路选择信号，所述电路选择信号使输出电路处于工作状态时，输入电路处于关断状态；所述电路选择信号使输入电路处于工作状态时，输出电路处于关断状态。

作为一个举例说明，在本发明中，所述输入电路包括：二极管、比较器、三态缓冲器、第二电阻和第三电阻；二极管的负极连接信号接口，二极管的正极连接比较器的正输入端，比较器的负输入端接入第二可调电压，比较器的输出端连接三态缓冲器的输入端，三态缓冲器的输出端连接控制单元的第四控制端，第二电阻的一端连接比较器的输出端，第二电阻的另一端接入第一恒定电压，第三电阻的一端连接比较器的正输入端，第三电阻的另一端接入第一可调电压；控制单元的第三控制端与地之间连接第一电阻，第三控制端还连接三态缓冲器的使能端。

作为一个举例说明，在本发明中，作为一个举例说明，在本发明中，所述输出电路包括：反相器、第一反相三态缓冲器、第二反相三态缓冲器、二极管、MOS管、第四电阻、第五电阻和第六电阻；控制单元的第四控制端和信号接口之间依次串联连接第一反相三态缓冲器、第五电阻、第二反相三态缓冲器和二极管，二极管的负极连接信号接口，第一反相三态缓冲器的输出端和地之间连接第六电阻，第六电阻的非接地端连接MOS管的栅极，MOS管的源极接地、MOS管的漏极连接信号接口；第一可调电压向第二反相三态缓冲器供电；

控制单元的第三控制端与地之间连接第一电阻，第三控制端与第二反相三态缓冲器的使能端之间依次串联连接反相器和第四电阻，反相器的输出端还连接第一反相三态缓冲器的使能端。

作为一个举例说明，在本发明中，所述固定电压电源产生的第一恒定电压还向三态缓冲器供电。

作为一个举例说明，在本发明中，所述固定电压电源还用于产生向比较器供电的第二恒定电压。

作为一个举例说明，在本发明中，所述固定电压电源还用于产生向反相器和第一反相三态缓冲器供电的第三恒定电压。

本发明还公开了一种具有数字输入输出功能的数据采集装置，所述数据采集装置包括：设置单元，用于接收用户设置的逻辑电平标准；所述数据采集装置包括数据采集卡，所述数据采集卡为前述的数据采集卡。

与现有技术相比，本发明具有以下优点：

本发明将数据采集卡中输入输出电路的电源由传统固定电源，设计成可动态调整的可调电压电源，并且可以设置不同的逻辑电平标准，依据逻辑电平标准，使可调电压电源产生第一可调电压和第二可调电压，向输入输出电路供电，使输入输出电路能够在不同逻辑电平标准下工作，相应的，信号接口接入的输入信号或者输出的输出信号可以是多种类型的逻辑电平，使得数据采集卡能够满足各种类型的数字逻辑电平的应用需求，数据采集卡的适应性更强，应用范围更广。

同时，使用者只要在设置单元上做简单的输入设置，调整设置的逻辑电平标准，控制单元就可以控制可调电压电源供电电压的调节，从而实现了更为自动化的控制操作，也使数据采集装置的易用性，操作性变得更加人性化。

进一步，本发明的数据采集卡可以具有多组输入输出电路，针对每一组输入输出电路均可以设置不同的逻辑电平标准，从而使多个数字信号接口可以灵活的用于不同的应用环境，应用更方便，更灵活。

附图说明

图1是现有技术公开的一种数据采集装置100的结构示意图；

图2是现有技术公开的一种具有数字输入输出功能的数据采集卡200的结构示意图；

图3是本发明一种具有数字输入输出功能的数据采集卡300实施例的结构示意图；

图4是本发明具有数字输入输出功能的数据采集卡400的一种举例说明的电路示意图；

图5是本发明可调电压电源406的一种举例说明的电路示意图；

图6是本发明数据采集卡实例中，一组输入输出电路和FPGA的电路图；

图7是本发明数据采集卡实例中，可调电压电源700和FPGA的电路图；

图8是本发明数据采集卡实例中，电压调节方式的流程示意图；

图9是本发明一种具有数字输入输出功能的数据采集装置900实施例的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图3，示出了本发明一种具有数字输入输出功能的数据采集卡300实施例的结构示意图，数据采集卡300用于数据采集装置，所述数据采集装置包括一设置单元，用于接收用户设置的逻辑电平标准；所述数据采集卡300包括：

控制单元301，用于在输出电路302处于工作状态时，产生逻辑电平信号，以及在输入电路303处于工作状态时，接收逻辑电平信号；控制单元301还用于依据所设置的逻辑电平标准，控制可调电压电源306产生与所述逻辑电平标准相对应的第一可调电压Vj和第二可调电压VR。

输出电路302，用于将控制单元301产生的逻辑电平信号转换为输出信号；

输入电路303，用于将输入信号转换为逻辑电平信号，并将该逻辑电平信号输入至控制单元301；

信号接口304，用于在输入电路303处于工作状态时，接入用户输入的输入信号，以及在输出电路302处于工作状态时，输出输出电路302产生的输出信号；

固定电压电源305，用于产生向控制单元301供电的第一恒定电压VCC1；

可调电压电源306，用于产生向输出电路302和输入电路303供电的第一可调电压Vj和第二可调电压VR。第一可调电压Vj对应所设置的逻辑电平标准的电平幅值，第二可调电压VR对应所设置的逻辑电平标准的阈值。

在输出状态下，输出电路302处于工作状态。控制单元301产生逻辑电平信号，输出电路302将控制单元301产生的逻辑电平信号转换为用户所需的输出信号，并将该输出信号输入至信号接口304，由信号接口304输出所述输出信号。

在输入状态下，输入电路303处于工作状态。信号接口304接收用户接入的输入信号，输入电路303将用户通过信号接口304接入的输入信号转换为控制单元301可识别的逻辑电平信号，并将该逻辑电平信号输入至控制单元301，控制单元301接收输入电路303产生的逻辑电平信号。

本发明实施例所述的控制单元301可以由现场可编程门阵列FPGA构成，也可以由微控制单元MCU等处理器构成。所述设置单元可以包括输入装置，例如用户显示界面、前面板按键等。

本发明实施例将数据采集卡300中输出电路302和输入电路303的电源设计成可动态调整的可调电压电源306，从而实现在输入、输出电路的连接关系确定后，通过调整电路的供电电压，即第一可调电压Vj和第二可调电压VR，使输出电路302和输入电路303能够在不同逻辑电平标准下工作，信号接口304接入的输入信号或者输出的输出信号可以是多种类型的逻辑电平，使得数据采集卡300能够适用于多种逻辑电平的应用场景。更进一步，通过数据采集卡300中的控制单元301对可调电压电源306进行控制，使用者只要在数据采集装置的设置单元上做简单的输入设置，调整设置的逻辑电平标准，就可以控制可调电压电源306供电电压的调节，从而实现了更为自动化的控制操作，也使数据采集装置的易用性，操作性变得更加人性化。

如图4所示，为本发明具有数字输入输出功能的数据采集卡400的一种举例说明的电路示意图。在本举例说明中，数据采集卡400包括：控制单元401、输出电路402、输入电路403、信号接口404、固定电压电源405和可调电压电源406。该电路可以实现动态配置成各种逻辑电平的数字输入输出。

图4所示电路的连接关系如下：

所述输入电路403包括：二极管D1、比较器U3、三态缓冲器U2、第一电阻R1、第二电阻R2和第三电阻R3。二极管D1的负极连接信号接口404，二极管D1的正极连接比较器U3的正输入端，比较器U3的负输入端接入第二可调电压VR，比较器U3的输出端连接三态缓冲器U2的输入端，三态缓冲器U2的输出端连接控制单元401的第四控制端k4，第二电阻R2的一端连接比较器U3的输出端，第二电阻R2的另一端接入第一恒定电压VCC1，第三电阻R3的一端连接比较器U3的正输入端，第三电阻R3的另一端接入第一可调电压Vj。控制单元401的第三控制端k3与地之间连接第一电阻R1，第三控制端k3还连接三态缓冲器U2的使能端。

所述输出电路402包括：反相器U1、第一反相三态缓冲器U4、第二反相三态缓冲器U5、二极管D1、MOS管J1、第四电阻R4、第五电阻R5和第六电阻R6。控制单元401的第四控制端k4和信号接口404之间依次串联连接第一反相三态缓冲器U4、第五电阻R5、第二反相三态缓冲器U5和二极管D1，二极管D1的负极连接信号接口404，第一反相三态缓冲器U4的输出端和地之间连接第六电阻R6，第六电阻R6的非接地端连接MOS管J1的栅极，MOS管J1的源极接地、MOS管J1的漏极连接信号接口404；第一可调电压Vj向第二反相三态缓冲器U5供电。控制单元401的第三控制端k3与第二反相三态缓冲器U5的使能端之间依次串联连接反相器U1和第四电阻R4，反相器U1的输出端还连接第一反相三态缓冲器U4的使能端。

图4所示电路的工作原理如下：

控制单元401的第三控制端k3输出电路选择信号f，用以选择电路工作于输入状态还是输出状态，所述电路选择信号f使输出电路402处于工作状态时，输入电路403处于关断状态；所述电路选择信号f使输入电路403处于工作状态时，输出电路402处于关断状态。具体的实现方式是控制三态门（即三态缓冲器U2、第一反相三态缓冲器U4和第二反相三态缓冲器U5）的工作状态。当控制单元401的第三控制端k3输出的电路选择信号f为逻辑0时，三态缓冲器U2正常工作输出，而第一反相三态缓冲器U4和第二反相三态缓冲器U5的输出为高阻状态，输入电路403处于工作状态，输出电路402处于关断状态。相反，当控制单元401的第三控制端k3输出的电路选择信号f为逻辑1时，三态缓冲器U2的输出为高阻状态，而第一反相三态缓冲器U4和第二反相三态缓冲器U5正常工作输出，输出电路402处于工作状态，输入电路403处于关断状态。

输入电路403处于工作状态时，输入信号转换为逻辑电平信号的判定主要依赖于第一可调电压Vj和第二可调电压VR。第一可调电压Vj的值对应于输入信号的逻辑电平幅值，第二可调电压VR的值对应于输入信号转换为逻辑电平信号时分辨0、1的阈值。当用户设置的逻辑电平标准为CMOS逻辑电平时，可调电压电源406产生的第二可调电压VR的值可以为第一可调电压Vj的一半，或者在第一可调电压Vj的一半的基础上微调。

以设置3.3V的CMOS逻辑电平为例，控制单元401依据3.3V的CMOS逻辑电平，控制可调电压电源406产生的第一可调电压Vj为3.5V，产生的第二可调电压VR为1.85V。需要说明的是，第一可调电压Vj与输出也有关系，此处比逻辑电平幅值3.3V稍高是为了补偿D1的压降，本举例说明中，D1的压降是0.2V。同样的，第二可调电压VR在3.3V一半的基础上也增加了0.2V。用户从信号接口404处接入一个实际电平的输入信号，当输入信号的电平小于1.65V时，二极管D1的正极小于1.85V，二极管D1正极的信号通过比较器U3后输出低电平，再经过三态缓冲器U2的缓冲后，得到的逻辑电平信号输入至控制单元401，控制单元401得到一个数字输入，为数字0。当输入信号的电平大于1.65V时，只要不超过二极管D1的反向击穿电压，其可以高于第一可调电压Vj，则二极管D1的正极大于1.85V，且不超过第一可调电压Vj，二极管D1正极的信号通过比较器U3后输出高电平，再经三态缓冲器U2的缓冲后，得到的逻辑电平信号输入至控制单元401，控制单元401得到数字输入，为数字1。

输出电路402处于工作状态时，控制单元401输出逻辑0时，输出信号都是0V左右的电平，而控制单元401输出逻辑1时，依据用户设置的不同逻辑电平标准，输出信号的电压幅值也不同，不同的电压幅值都通过调节第一可调电压Vj实现。

以设置3.3V的CMOS逻辑电平为例，控制单元401依据3.3V的CMOS逻辑电平，控制可调电压电源406产生的第一可调电压Vj为3.5V。控制单元401输出逻辑0时，第一反相三态缓冲器U4输出逻辑1，这个逻辑1的电平值为第一反相三态缓冲器U4的供电电压——第三恒定电压VCC3，第三恒定电压VCC3值的选取主要考虑三方面的因素：一是有效接收控制单元401的逻辑电平，二是在第一可调电压Vj的可调范围内，第一反相三态缓冲器U4的输出能有效驱动第二反相三态缓冲器U5，三是第一反相三态缓冲器U4的输出电平能有效控制MOS管J1的开关状态。第三恒定电压VCC3同时驱动第二反相三态缓冲器U5和MOS管J1，第二反相三态缓冲器U5的输出为逻辑0，MOS管J1被驱动完全导通，则二极管D1的正负极均为0V左右的电平，对应逻辑0的输出，信号接口404产生的输出信号为0V左右的电平，可以吸收电流。

控制单元401输出逻辑1时，第一反相三态缓冲器U4输出逻辑0，逻辑0驱动MOS管J1完全关闭，逻辑0同时驱动第二反相三态缓冲器U5，第二反相三态缓冲器U5的输出为逻辑1，此时逻辑1的电平值为第二反相三态缓冲器U5的供电电压——第一可调电压Vj，即3.5V，再经过二极管D1负极，得到的电平值为3.3V，则对应逻辑1的输出，信号接口404产生的输出信号为3.3V，从而实现数字输出。

作为另一个举例说明，与上述举例说明不同的是，所述输出电路402可以不具有反相器U1，而是将反相器U1设置在输入电路403中，在控制单元401的第三控制端k3和三态缓冲器U2的使能端之间连接反相器U1。则，当控制单元401的第三控制端k3输出的电路选择信号f为逻辑0时，输出电路402处于工作状态，输入电路403处于关断状态。当控制单元401的第三控制端k3输出的电路选择信号f为逻辑1时，输入电路403处于工作状态，输出电路402处于关断状态。

下面，对图4中固定电压电源405的供电情况进行具体说明。

固定电压电源405产生的第一恒定电压VCC1作为控制单元401的供电电源。第一恒定电压VCC1的值由控制单元401的工作电压决定，控制单元401可以是FPGA、MCU等处理器，通常该处理器会有额定的标称电压，设计电路时第一恒定电压VCC1必须符合处理器的要求，而与控制单元401连接的电路，也要能与控制单元401的工作电压相符合，才能有效的工作，因此，第一恒定电压VCC1还作为三态缓冲器U2的供电电源。

固定电压电源405还产生向比较器U3供电的第二恒定电压VCC2。比较器U3的电源由输入信号的幅度决定，因此，输入信号幅度的最大值决定了第二恒定电压VCC2的值。比如设计2V到5V的逻辑电平幅值范围，第二恒定电压VCC2设定为5V则可以。比较器U3的输出是开漏输出，则通过第二电阻R2上拉到第一恒定电压VCC1，实现了不同输入电平到归一化的数字电平，即第一恒定电压VCC1的转换。

固定电压电源405还产生向反相器U1和第一反相三态缓冲器U4供电的第三恒定电压VCC3。第一反相三态缓冲器U4在输出电路302中主要起连接转换作用，其输出的电平值依赖于供电电源，为了确保第二反相三态缓冲器U5在设定电压范围内都能正常有效接收到输入的电平信号，第一反相三态缓冲器U4输出的电平值（即第三恒定电压VCC3）要在第一可调电压Vj取最大值时能有效输入，则，如果没有第四电阻R4和第五电阻R5，在第一可调电压Vj取最小值时，第三恒定电压VCC3的电平值会超出第二反相三态缓冲器U5的输入范围，因此，将第四电阻R4串连在第一反相三态缓冲器U4的使能端和第二反相三态缓冲器U5的使能端，将第五电阻R5串连在第一反相三态缓冲器U4的输出端和第二反相三态缓冲器U5的输入端，能够在第一反相三态缓冲器U4的输出电平高于第二反相三态缓冲器U5的输入电平的情况下，承受一部分压降，从而保护第二反相三态缓冲器U5。

下面，对图4中可调电压电源406的实现进行具体说明。

通过动态调节第一可调电压Vj和第二可调电压VR的值，可以灵活的实现不同电平的带电配置，即实现可调逻辑电平的输入输出。要实现动态调节，主要依赖于设计一个可以灵活调节的可调电压电源406和控制单元401。在本举例说明中，控制单元401依据用户设置的逻辑电平标准产生对应的两个编码值，控制单元401的第一控制端输出所述两个编码值；可调电压电源406依据所述两个编码值产生对应的第一可调电压Vj和第二可调电压VR。

在控制单元401内部，可以预先设置多种不同的逻辑电平标准与编码值的对应关系或者换算关系，每一种逻辑电平标准对应两个编码值。控制单元401根据用户设置的逻辑电平标准和预设的对应关系或者换算关系获取两个编码值，将其发送至可调电压电源406中，由可调电压电源406依据所述的两个编码值产生对应的第一可调电压Vj和第二可调电压VR。

作为一个举例说明，设置单元接收的用户设置的逻辑电平标准为：用户从多个预设的逻辑电平标准中选择的其中一个逻辑电平标准。预设的逻辑电平标准可以在用户界面上以列表的形式展现。例如，有如下多个预设的逻辑电平标准：5VCMOS逻辑电平、3.3VCMOS逻辑电平、2.5VCMOS逻辑电平和TTL逻辑电平。当用户设置的逻辑电平标准为3.3VCMOS逻辑电平时，控制单元401根据3.3VCMOS逻辑电平和预设的对应关系获得两个编码值a1和a2，可调电压电源406依据编码值a1产生的第一可调电压Vj为3.5V，依据编码值a2产生的第二可调电压VR为1.85V。当用户设置的逻辑电平标准为5VCMOS逻辑电平时，控制单元401输出两个编码值为b1和b2，可调电压电源406依据编码值b1产生的第一可调电压Vj为5.2V，依据编码值b2产生的第二可调电压VR为2.7V。

作为另一个举例说明，设置单元接收的用户设置的逻辑电平标准为：用户在预设范围内自定义输入的电平幅值和阈值。自定义输入可以通过用户显示界面上的自定义输入框实现。例如，用户在预设范围内自定义输入的电平幅值为3.3V，自定义输入的阈值为1.65V，则电平幅值3.3V和阈值1.85V构成了一种逻辑电平标准，实际上为常用的3.3VCMOS逻辑电平。又如，用户在预设范围内自定义输入的电平幅值为4V，自定义输入的阈值为2V，则电平幅值4V和阈值2V构成了一种自定义的逻辑电平标准，则控制单元401根据电平幅值、阈值和预设的换算关系获得两个编码值c1和c2，可调电压电源406依据编码值c1产生的第一可调电压Vj为4V，依据编码值c2产生的第二可调电压VR为2V。

需要说明的是，自定义逻辑电平标准时，对输入值的范围有一定的限制，例如，电平幅值需要大于阈值，电平幅值有最大值的输入限制等等，用户的输入一旦不符合预设范围，则可以提示错误。

如图5所示，为可调电压电源406的一种举例说明的电路示意图。可调电压电源406包括：DAC501、第一运算放大器（OPA）502、具有多个通道的开关503、多个接地的电容c、多个第二运算放大器（OPA）504和多个电压输出端505；开关503的多个通道共用一个输入端，多个通道分别具有多个输出端。

图5所示的电路连接关系如下：DAC501、第一运算放大器502和开关503依次串联连接，DAC501的输入端连接控制单元的第一控制端，第一运算放大器502的输出端连接开关502的多个通道共用的输入端，多个通道的输出端分别与多个第二运算放大器504的输入端对应连接，多个通道的输出端还分别与多个电容c的非接地端一一对应连接，多个第二运算放大器504的输出端分别与多个电压输出端505一一对应连接，其中的两个电压输出端5051和5052分别输出所述第一可调电压Vj（对应图5中的V1）和第二可调电压VR（对应图5中的V2）。

结合图4和图5所示的电路，控制单元401完成对DAC501的驱动，控制单元401的第一控制端将编码值输入至DAC501，DAC501根据编码值产生参考电压，并将参考电压输入至第一运算放大器502，第一运算放大器502将参考电压转换到所需的合适电平，同时提高了电流输出能力。第一运算放大器502的输出接入到开关503的一个通道，通过第二运算放大器504，由电压输出端505中的一个输出第一可调电压Vj或第二可调电压VR。由于第二运算放大器504的输入阻抗高，则电容c在对应通道断开时，其电荷能保持相当长时间，从而保证电压输出端505的输出在一定时间内稳定。

图5所示的电路实现可调电压输出的原理如下：控制单元401的第一控制端产生一个编码值，驱动DAC501输出一个参考电压，之后，控制单元401的第二控制端输出开关控制信号，驱动开关503选通某一个通道，设为第一通道，则第一通道后的电容c经过一定的充电时间，该电容c非接地端的电压为DAC501输出的参考电压经过第一运算放大器502放大后的电压，经过其中一个第二运动算放大器504，与第一通道对应的电压输出端5051输出为电压为V1。在电压V1稳定输出后，开关502各个通道关断，处于空闲状态，控制单元401的第一控制端产生另一个编码值，驱动DAC501输出另一个参考电压，之后，控制单元401的第二控制端驱动开关503选通下一个通道，设为第二通道，则第二通道后的电容c经过一定时间充电，再经过另一个第二运算放大器504，与第二通道对应的电压输出端5052输出为V2。同时，之前第一通道的输出电压为V1，由于其电容c的电荷保持作用，仍维持输出为V1。为保持电压输出端5051和5052长时间持续输出，控制单元401的第二控制端依次输出开关控制信号，开关503依据开关控制信号将第一通道和第二通道依次导通。

可以看出，图5所示的可调电压电源406中，开关503包括至少两个通道，工作时只选通其中两个通道即可，其余的通道均空置，相应的，可调电压电源406包括至少两个接地的电容c、至少两个第二运算放大器504和至少两个电压输出端505，才能产生第一可调电压Vj和第二可调电压VR，实现对一个输入电路403和一个输出电路402的供电。

对于一组相对应的第一可调电压Vj和第二可调电压VR，其电压值都是独立可调节的，而同时具有多组可配置的系统中，可以有更多的可独立配置调节的电压值。作为一个示例，在本举例说明中，所述数据采集卡400具有n个用户接口及其对应的n/2组输入输出电路，一组输入输出电路包括一个输出电路和一个输入电路，n≥4且为偶数；相应的，开关503具有n个通道，可调电压电源包括n个接地的电容c、n个第二运算放大器504和n个电压输出端505，可调电压电源406的n个输出端505输出V1～Vn共n个电压值，每两个电压输出端，向其中一组输入输出电路输出第一可调电压Vj和第二可调电压VR，每一组输入输出电路的第一可调电压Vj和第二可调电压VR是来自于V1～Vn中的其中两个。相应的，参照两个通道的导通控制，控制单元401的第二控制端输出开关控制信号，开关503依据所述开关控制信号将所述n个通道依次导通，对每一个通道后的电容c依次进行充电，并且在最后一个通道对应的电容c充电完成后，再次从第一个通道开始进行充电，如此循环，以维持每一路输出在一个稳定的电压。

图5所示的电路能够实现在系统带电情况下，调节输出电源。实现方式即使控制单元401循环驱动DAC501，在需要改变电压输出值时，改变驱动DAC501的编码值，则在经过一次驱动充电过程后，电压输出端505输出的电压值就被改变。

由于此电路可以实现多路可调电源，因此对于器件选择有一定要求。首先，DAC501的位数、速度等参数，依据所要实现的可调电压电源406的精度、设计的通道个数、所要求的扫描时间决定。对于第一运算放大器502，由于其要对后级电容c充电，充电电流会在开始阶段较大，因此要求第一运算放大器502有较大的输出电流，以便能在很短时间完成充电。开关503可以为模拟开关，其选择有两方面需要考虑的问题：第一点是通道接通时的电阻，由于每一次通道接通就是为后级的电容c充电，所以开关503的导通电阻越小越好；另一点，在开关503将一个通道断开后，为了确保通道断开后电容c的电荷能很好的保持，则要求通道的断开电阻越大越好，也即要求漏电小。电容c的容值不能过大，也不能过小。过大的电容c会导致充电电流过大，充电时间长，而过小的电容c会在电容保持电荷期间，由于漏电导致电压下降过快，从而导致了输出电压不稳定。第二运算放大器504，要求其输入的偏置电流尽量小，同时要有较大的电流输出能力。当然，其电流输出能力的选择完全取决于负载的大小，作为一个示例，如果负载过大，只是单独以一个第二运算放大器504供电不能满足，则可以在第二运算放大器504后级再加一个功率级放大，即，多个第二运算放大器504的输出端分别通过多个功率放大器506与多个电压输出端505对应连接，从而实现更高的驱动能力。

下面，举一个具体的实例，详细说明本发明一种具有数字输入输出功能的数据采集卡。

在本实例中，数据采集卡共有4组输入输出电路和4组（共8个）可独立配置的信号接口。每一组输入输出电路的电路结构完全相同，由于电平幅值（对应第一可调电压）及阈值（对应第二可调电压）可调，因此可以实现不同逻辑电平的数字接口。对应一组信号接口，有两个可独立调节的电压值，则一共有8个可调的电压源。当用户设置的逻辑电平标准为5V CMOS、3.3V CMOS或2.5V CMOS逻辑电平标准时，第一可调电压Vj可对应设为5.2V、3.5V或2.7V，第二可调电压VR可对应设为2.7V、1.85V或1.45V；当用户自定义输入时，电平幅值（也即第一可调电压Vj）的自定义范围为2.2V到5.2V，阈值（也即第二可调电压VR）的自定义范围为0.7V到3.7V，且VR一定要比Vj小，实际操作中VR可以比Vj小0.5V。

参照图6，为本发明数据采集卡实例中，一组输入输出电路和FPGA的电路图。该组输入输出电路包括：输入电路601和输出电路602。控制单元具体为FPGA，向FPGA、三态缓冲器U2供电的第一恒定电压VCC1为3.3V，向比较器U3供电的第二恒定电压VCC2为5.2V，向反相器U1和第一反相三态缓冲器U4供电的第三恒定电压VCC3为4.3V。电阻R1、R3为10K，电阻R2为4.7K，电阻R4、R5为1K，电阻R6为100K。图6所示电路的工作流程具体如下：

输入输出电路工作在输入状态时，FPGA的第三控制端k3输出低电平，三态缓冲器U2使能，反相器U1输出高电平4.3V，第一、第二反相三态缓冲器U4和U5均输出高祖态，MOS管J1的栅极G被下拉到地，MOS管J1的漏极D、源极S关闭，输出电路602对输入电路601没有影响。对于输入电路601，二极管D1为一肖特基二极管，压降0.2V左右。用户在信号接口603接入输入信号后，当输入信号小于VR－0.2V时，二极管D1正向偏置，在二极管D1正极的电压值小于VR，此信号与第二可调电压VR比较后，经过比较器U3输出0V左右的低电平，低电平经过三态缓冲器U2后为标准的数字0，并直接进入FPGA的第四控制端k4，完成数字0的输入。当输入信号大于VR－0.2V时，只要不超过二极管D1的反向耐电压值，同时不超过MOS管J1的漏极D、源极S间击穿电压，在二极管D1正极的电压就大于VR，此信号与第二可调电压VR比较后，经过比较器U3输出一个高电平，其输出漏极开路，被上拉到3.3V。再经过三态缓冲器U2后为标准的数字1，直接进入FPGA的第四控制端k4，完成数字1的输入。

输入输出电路工作在输出状态时，FPGA的第三控制端k3输出高电平，三态缓冲器U2不被使能，输入电路601对输出电路602没有影响。FPGA的第三控制端k3输出的3.3V高电平信号能够被4.3V供电的反相器U1有效的识别为高输入，经过反相器U1输出低电平，第一、第二反相三态缓冲器U4和U5均被使能。FPGA的第四控制端k4输出逻辑0，经过第一反相三态缓冲器U4之后变为4.3V的逻辑1，此信号加到MOS管J1的栅极G，MOS管J1的漏极D、源极S之间导通，信号接口603连接到地电位。同时，第一反相三态缓冲器U4输出的逻辑1，经过电阻R5后输入到第二反相三态缓冲器U5，第二反相三态缓冲器U5的供电电压，即第一可调电压Vj是可变的，最大范围是2.2V到5.2V，当以低于4.3V的电压供电时，电阻R5能够承受一部分压降，从而保护第二反相三态缓冲器U5的输入，当以高于4.3V的电压供电时，最大5.2V的供电也能有效接收4.3V的高电平。第二反相三态缓冲器U5输出逻辑0，确保二极管D1的正负极间没有压差。从而信号接口603输出逻辑0。FPGA的第四控制端k4输出逻辑1时，3.3V的高电平输入到第一反相三态缓冲器U4，第一反相三态缓冲器U4输出逻辑0，0V的电压加到MOS管J1的栅极G，MOS管J1的漏极D、源极S间不导通，用户接口603对地为高阻。同时，逻辑0输入到第二反相三态缓冲器U5，第二反相三态缓冲器U5输出电压值为Vj的逻辑1，再经过二极管D1后，在用户接口603输出电压值为Vj-0.2V的逻辑1。

参照图7，为本发明数据采集卡实例中，可调电压电源700和FPGA的电路图。可调电源700共有8个独立的电压输出端，输出电压V1～V8，8个输出分成4组，分别接到每一组输入输出电路的第一可调电压Vj和第二可调电压VR。此电路设计的思想是将一路可变电压基准分时切换到不同的电压保持器件后，再通过功率放大，构成多路电源及参考电平。

图7所示的电路，由FPGA的第一控制端k1输出的编码值驱动的16位DAC701，DAC701的输出作为可变的电压基准，所选的DAC701的输出电压范围是0V到2.5V。DAC701后级所连接的第一运算放大器702有两个作用，一个作用是提高驱动能力，因为DAC701直接输出电流能力较小，而要给后级电容c充电需要较大的电流快速充电，第一运算放大器702可以输出远大于DAC701所能输出的电流；另一个作用是变换电压幅度，DAC701直接输出的电压幅度较小，不能满足后级输出电压范围的要求，利用第一运算放大器702进行电压放大，能够实现任何所想要的电压范围。实际设计中，可以将第一运算放大器702设计成放大2.1倍，同时选择的第一运算放大器702是轨到轨输出，因此在5.2V供电条件下，第一运算放大器702的输出范围是0V到5.2V。第一运算放大器702后级连接的是模拟开关703，模拟开关703的通道控制端接收FPGA第二控制端k2输出的开关控制信号，模拟开关703受开关控制信号的控制，可以控制选择任一通道导通，也可以不使能模拟开关703，使开关703的每一个通道都不导通，使充电电路处于空闲状态。模拟开关703的每一个通道后级所接的电路是完全相同的，均为一个电荷保持电容c再连接一第二运算放大器704。由于第二运算放大器704的输入阻抗极大，则在电荷保持电容c充完电后，与之相连的通道断开，电容c的电荷没有释放途径，即使第二运算放大器704的输入端加上一恒定的电压。将第二运算放大器704设计成电压跟随器，实现了电压输出端705的输出电压与设置的充电电压一致。第二运算放大器704需要轨到轨输出，同时也要其输出电流能力较大，能够满足如图6所示的第一可调电压Vj和第二可调电压VR的供电要求。本实例中，图7所示电路中所有的运算放大器都是选用轨到轨输出，输出能力最大可以达到300mA，这在此输入输出电路的设计中已能够满足要求。在另一实例中，图7所示电路中所有的运算放大器也可以不选用轨到轨输出。

在本实例中，优选的，FPGA的第二控制端k2与模拟开关703之间还连接一个斯密特反相器706，用于提升开关控制信号的电压，其供电电压为5.2V。

对于8个独立可调的电压V1～V8，其电压调节方式如图8所示。若产生8个独立可调的电压V1～V8，假设FPGA产生的编码值分别对应为m1～m8，模拟开关703依次导通的通道为t1～t8。电压的调节依赖于FPGA对DAC701的驱动，以及对模拟开关703的通道控制。如前所述，能够实现以一片DAC701产生8路或更多路可调电压的设计，主要是每一路通道上都有一个电荷保持电容c。电容c保持电荷的时间是有限的，随着时间的延长电容的电压会下降，因此要在一定时间之后，再次对电容c进行充电，以维持电容c的电压在一个恒定值。因此图8所示的整体调节方式是一个封闭的环，也就是每间隔一定时间就会对一个通道的电容c再次进行充电，每一个通道循环进行，从而形成循环，直到输入输出电路停止工作。

图8从左上角开始看，首先是空闲状态，即模拟开关不被使能，任何通道都不导通，在此状态下以编码值m1驱动DAC701，意指以与V1相对应的编码值驱动DAC，对应通道t1输出电压值V1。在DAC701驱动时序完成后，延时第一预设时间，此延时是为了等待DAC701的输出稳定，第一预设时间的长短依据所选择的DAC701的芯片而定。在第一预设时间延时完成后，切换模拟开关的通道，使通道t1导通，通道t1导通后即开始充电，充电需要一定时间才能充满，因此再延时第二预设时间，第二预设时间的时间设定有两方面考虑：一是电容c充电的最短时间，因为电容c充电时间越长则越满，所以取一个最短能承受的时间，只要大于此时间就可以；另一方面是两次充电的时间间隔，两次充电之间电容c会由于漏电释放电荷，则两次充电的时间间隔越短越好，要求间隔短，即每一路的第二延时时间要短，根据电容电路的漏电情况，取一个最大能承受的漏电时间，根据所有的通道数，每一次的延时时间取一个最大值，只要小于此最大值即可，综合两方面的考虑，取一符合上述两个条件的第二预设时间即可。第二预设时间延时完成后，再切换模拟开关703到空闲状态，并以编码值m2驱动DAC701，对应通道t2输出电压值V2，依次按照电压值V1的产生流程依次导通通道t2～t8，产生电压值V2～V8，并再次以m1驱动DAC701，导通通道t1，依此循环下去。在本示例中，优选的，所述第一预设时间为5us，所述第二预设时间为100us。

实现输出电压值的修改，需要在驱动DAC701时，改变输入到DAC701的编码值。由于每一路电压的输出，都在不断的驱动DAC701使其输出，而且循环的周期远短于人能感知的周期时间，因此在通过设置单元更改逻辑电平标准后，FPGA得到修改后的某一通道或某几通道的与DAC701对应的编码值，在下一次驱动DAC701时，就应用当前更改后的编码值驱动DAC701，从而实现了输出电压值的更改。

根据前面的描述，可以看出，FPGA依据一种逻辑电平标准，控制可调电压电源700产生对应的两个电压值V1和V2（即第一可调电压和第二可调电压），具有如下步骤：

步骤S1，FPGA依据用户设置的逻辑电平标准产生第一编码值m1和第二编码值m2；开关处于空闲状态；

步骤S2，FPGA的第一控制端输出第一编码值m1，以驱动DAC701；

步骤S2，延时第一预设时间后，FPGA的第二控制端输出开关控制信号，开关依据开关控制信号将第一通道t1导通，与第一通道t1对应的电压输出端输出电压V1；

步骤S3，延时第二预设时间后，FPGA的第二控制端输出开关控制信号，开关依据开关控制信号使各个通道均断开，开关切换到空闲状态；

步骤S4，FPGA的第一控制端输出第二编码值m2，以驱动DAC701；

步骤S5，延时第一预设时间后，FPGA的第二控制端输出开关控制信号，开关依据开关控制信号将第二通道t2导通，与第二通道t2对应的电压输出端输出电压V2；

步骤S6，延时第二预设时间后，所述开关的各个通道均断开，开关切换到空闲状态；

返回步骤S2，依上述过程循环执行。

可以理解的是，当可调电压电源700需要产生向多组输入输出电路供电的多个可调电压时，在上述步骤S1中，还需要依据用户设置的多个逻辑电平标准产生多个编码值，然后在步骤S6之后，参照步骤S2～S6的执行过程，依次依据多个编码值产生多个可调电压，然后再返回步骤S2循环执行。

参照图9，本发明还提供了一种具有数字输入输出功能的数据采集装置900实施例的示意图，所述数据采集装置900包括设置单元901，用于接收用户设置的逻辑电平标准；还包括数据采集卡902，数据采集卡902可以参见前述数据采集卡实施例，此处不再赘述。所述数据采集装置900还可以包括：主控单元、供电单元、背板单元和开关卡等，上述各个单元的具体实现形式可参见现有技术。

所述设置单元901可以包括输入装置，例如用户显示界面、前面板按键等。作为一个举例说明，设置单元901接收的用户设置的逻辑电平标准为：用户从多个预设的逻辑电平标准中选择的其中一个逻辑电平标准。预设的逻辑电平标准可以在用户界面上以列表的形式展现。作为另一个举例说明，设置单元901接收的用户设置的逻辑电平标准为：用户在预设范围内自定义输入的电平幅值和阈值。自定义输入可以通过用户显示界面上的自定义输入框实现。

以上对本发明所提供的一种具有数字输入输出功能的数据采集卡及其数据采集装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (16)

1.一种具有数字输入输出功能的数据采集卡，用于数据采集装置，所述数据采集卡包括：

控制单元，用于在输出电路处于工作状态时，产生逻辑电平信号，以及在输入电路处于工作状态时，接收逻辑电平信号；

输出电路，用于将控制单元产生的逻辑电平信号转换为输出信号；

输入电路，用于将输入信号转换为逻辑电平信号并输入至控制单元；

信号接口，用于接入输入信号，以及输出输出信号；

固定电压电源，用于产生向控制单元供电的第一恒定电压；

其特征在于，

所述数据采集装置包括：设置单元，用于接收用户设置的逻辑电平标准；

所述数据采集卡还包括：可调电压电源，用于产生向输出电路和输入电路供电的第一可调电压和第二可调电压；

所述控制单元还用于依据所述逻辑电平标准控制可调电压电源产生第一可调电压和第二可调电压。

2.如权利要求1所述的数据采集卡，其特征在于，

所述控制单元依据所述逻辑电平标准产生对应的两个编码值，所述控制单元的第一控制端输出所述两个编码值；

所述可调电压电源依据所述两个编码值产生对应的第一可调电压和第二可调电压。

3.如权利要求2所述的数据采集卡，其特征在于，

所述可调电压电源包括：DAC、第一运算放大器、具有多个通道的开关、多个接地的电容、多个第二运算放大器和多个电压输出端；

所述DAC、第一运算放大器和开关依次串联连接，所述DAC的输入端连接控制单元的第一控制端，多个通道的输出端分别与多个第二运算放大器的输入端对应连接，多个通道的输出端还分别与多个电容的非接地端对应连接，多个第二运算放大器的输出端分别与多个电压输出端对应连接，其中两个电压输出端分别输出所述第一可调电压和第二可调电压。

4.如权利要求3所述的数据采集卡，其特征在于，

多个第二运算放大器的输出端分别通过多个功率放大器与多个电压输出端对应连接。

5.如权利要求3所述的数据采集卡，其特征在于，

所述控制单元的第二控制端输出开关控制信号，所述开关依据所述开关控制信号将其中两个通道依次导通。

6.如权利要求5所述的数据采集卡，其特征在于，所述控制单元依据逻辑电平标准控制可调电压电源产生对应的第一可调电压和第二可调电压包括：

控制单元依据逻辑电平标准产生第一编码值和第二编码值，控制单元的第一控制端输出第一编码值；

延时第一预设时间后，控制单元的第二控制端输出开关控制信号，开关依据开关控制信号将第一通道导通，与第一通道对应的电压输出端输出第一可调电压；

延时第二预设时间后，所述开关的各个通道均断开；

控制单元的第一控制端输出第二编码值；

延时第一预设时间后，控制单元的第二控制端输出开关控制信号，开关依据开关控制信号将第二通道导通，与第二通道对应的电压输出端输出第二可调电压；

延时第二预设时间后，所述开关的各个通道均断开；

依上述过程循环执行。

7.如权利要求3所述的数据采集卡，其特征在于，

所述数据采集卡具有多个用户接口及其对应的多组输入输出电路，一组输入输出电路包括一个输出电路和一个输入电路；

所述可调电压电源的每两个电压输出端，向其中一组输入输出电路输出第一可调电压和第二可调电压；所述控制单元的第二控制端输出开关控制信号，所述开关依据所述开关控制信号将所述多个通道依次导通。

8.如权利要求1所述的数据采集卡，其特征在于，

所述设置单元接收的用户设置的逻辑电平标准为：

用户从多个预设的逻辑电平标准中选择的其中一个逻辑电平标准。

9.如权利要求1所述的数据采集卡，其特征在于，

所述设置单元接收的用户设置的逻辑电平标准为：

用户在预设范围内自定义输入的电平幅值和阈值。

10.如权利要求1所述的数据采集卡，其特征在于，

所述控制单元的第三控制端输出电路选择信号，所述电路选择信号使输出电路处于工作状态时，输入电路处于关断状态；所述电路选择信号使输入电路处于工作状态时，输出电路处于关断状态。

11.如权利要求10所述的数据采集卡，其特征在于，

所述输入电路包括：二极管、比较器、三态缓冲器、第一电阻、第二电阻和第三电阻；二极管的负极连接信号接口，二极管的正极连接比较器的正输入端，比较器的负输入端接入第二可调电压，比较器的输出端连接三态缓冲器的输入端，三态缓冲器的输出端连接控制单元的第四控制端，第二电阻的一端连接比较器的输出端，第二电阻的另一端接入第一恒定电压，第三电阻的一端连接比较器的正输入端，第三电阻的另一端接入第一可调电压；

控制单元的第三控制端与地之间连接第一电阻，第三控制端还连接三态缓冲器的使能端。

12.如权利要求10所述的数据采集卡，其特征在于，

所述输出电路包括：反相器、第一反相三态缓冲器、第二反相三态缓冲器、二极管、MOS管、第四电阻、第五电阻和第六电阻；

控制单元的第四控制端和信号接口之间依次串联连接第一反相三态缓冲器、第五电阻、第二反相三态缓冲器和二极管，二极管的负极连接信号接口，第一反相三态缓冲器的输出端和地之间连接第六电阻，第六电阻的非接地端连接MOS管的栅极，MOS管的源极接地、MOS管的漏极连接信号接口；第一可调电压向第二反相三态缓冲器供电；

控制单元的第三控制端与第二反相三态缓冲器的使能端之间依次串联连接反相器和第四电阻，反相器的输出端还连接第一反相三态缓冲器的使能端。

13.如权利要求11所述的数据采集卡，其特征在于，

所述固定电压电源产生的第一恒定电压还向三态缓冲器供电。

14.如权利要求11所述的数据采集卡，其特征在于，

所述固定电压电源还用于产生向比较器供电的第二恒定电压。

15.如权利要求12所述的数据采集卡，其特征在于，

所述固定电压电源还用于产生向反相器和第一反相三态缓冲器供电的第三恒定电压。

16.一种具有数字输入输出功能的数据采集装置，所述数据采集装置包括数据采集卡，其特征在于，

所述数据采集装置包括：设置单元，用于接收用户设置的逻辑电平标准；

所述数据采集卡为权利要求1至15任一项所述的数据采集卡。