CN104150435B - 与cmos工艺兼容的大面积微桥电阻阵列谐振腔工艺 - Google Patents

Abstract

本发明提供一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，包括步骤：提供衬底，其划分成待形成电阻阵列和其控制电路的第一、第二区域，按普通CMOS工艺在第二区域形成控制电路；在第一区域上生长氧化层，并在其上形成电阻阵列；在第一区域上生长阻挡层，并在其中形成第一凹槽；对控制电路作后段互连工艺，在第二区域的金属间介质层上形成钝化层，第一区域的阻挡层上方也淀积有层间介质层和金属间介质层；以钝化层为掩模，干法刻蚀第一区域的金属间介质层和层间介质层，并以阻挡层为掩模，继续刻蚀第一凹槽底部的氧化层至露出衬底，形成第二凹槽；使用湿法刻蚀法将电阻阵列下方的衬底刻蚀掉，形成谐振腔腔体，第二凹槽作为刻蚀溶液的导入通道。

Description

与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺

技术领域

本发明涉及微机电系统(MEMS)制造工艺技术领域，具体来说，本发明涉及一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺。

背景技术

电阻阵列是目前动态红外景像产生器的核心器件，在红外仿真领域中有着广泛的应用。电阻阵列是由绝热的微桥排列组成的面阵，微桥上包含电阻，电流流过电阻发热，从而加热绝热微桥，发射红外辐射。通过控制电流，可以控制微桥的温度。通过驱动电路同时驱动不同的微桥单元，可以产生动态红外图像。

电阻阵列的规模从64×64、128×128的规模，到需要更大的规模如512×512。为此，必须解决电阻条/桥腿等小尺寸工艺的问题。

另外，电阻阵列加上控制电路，单个芯片的面积超出了光刻版的大小(因为小的特征尺寸需要使用8英寸工艺)，对与512×512规模(面积60×60μm²)的阵列在光刻方面面临困难。

电阻阵列部分与控制电路的CMOS工艺兼容性存在问题：目前使用的是在一个衬底上制备出控制电路，同时在另一个衬底上制备微桥阵列，接着将微桥与电路对准倒装互连，然后将微桥结构转移到电路表面上，通过化学机械抛光(CMP)、刻蚀等方法将微桥衬底去除。

但是，上述工艺还面临着如何保护微桥结构的问题，同时湿法腐蚀面临微桥结构与衬底粘附性的问题，对此目前的薄膜转移工艺难以取得成功。

发明内容

本发明所要解决的一个技术问题是提供一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，能够使控制电路的CMOS工艺与电阻阵列谐振腔工艺完全兼容。

本发明所要解决的另一个技术问题是提供一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，能够采用一种新的工艺实现电阻阵列。

本发明所要解决的再一个技术问题是提供一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，能够解决单个芯片面积大于单块光刻版尺寸的问题。

为解决上述技术问题，本发明提供一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，包括步骤：

I.提供衬底，将其划分成待形成电阻阵列的第一区域和其控制电路的第二区域，按照普通CMOS工艺在所述第二区域形成所述控制电路；

II.在所述第一区域上生长一层氧化层，并在所述氧化层上形成所述电阻阵列的多个电阻；

III.在所述第一区域上生长一层阻挡层，并在所述阻挡层中刻蚀形成后续用来湿法刻蚀所述衬底的第一凹槽；

IV.对所述第二区域的所述控制电路进行淀积层间介质层、形成通孔柱塞、制作首层互连金属、淀积金属间介质层、制作二层互连金属和钝化工艺，在所述第二区域的所述金属间介质层上形成钝化层；所述层间介质层和所述金属间介质层也同步淀积到所述第一区域的所述阻挡层上方和所述第一凹槽之中；

V.以所述钝化层为掩模，依次干法刻蚀掉所述第一区域的所述金属间介质层和所述层间介质层；并以所述钝化层和所述阻挡层为掩模，继续刻蚀掉所述第一凹槽底部的所述氧化层，直至露出所述衬底，在所述阻挡层和所述氧化层中形成第二凹槽；

VI.使用湿法刻蚀法将所述电阻阵列下方的所述衬底刻蚀掉，形成谐振腔腔体，所述第二凹槽用作所述湿法刻蚀法的刻蚀溶液的导入通道。

可选地，在上述每一步骤中需要光刻之时，光刻工艺的光刻版系采用由N²块普通尺寸的光刻版组成的一N×N的拼接式光刻版，对其中N²块普通尺寸的光刻版依次曝光N²次，以完整覆盖面积大于单块普通尺寸的光刻版的大面积芯片，所述N为大于1的自然数；所述拼接式光刻版中任意相邻的两块普通尺寸的光刻版之间均具有多个连接区。

可选地，所述N为2。

可选地，单块普通尺寸的光刻版的面积为22×22μm²。

可选地，所述电阻阵列的多个电阻的材质为氮化钛。

可选地，所述氧化层的材质为二氧化硅，所述阻挡层的材质为氮化硅。

可选地，所述层间介质层和所述金属间介质层的材质均为二氧化硅。

可选地，所述湿法刻蚀法的刻蚀溶液为四甲基氢氧化铵。

可选地，所述CMOS工艺是指0.35μm的CMOS工艺。

与现有技术相比，本发明具有以下特点和优点：

本发明针对电阻阵列与其控制电路的CMOS工艺难以兼容性的问题，采取了先基于普通CMOS工艺，完成与控制电路相关的前段工艺，接着在后段互连工艺中嵌入了与电阻阵列相关的层次与工艺。

即本发明在电阻阵列的工艺部分采用特殊的工艺方案，在完成电阻工艺后，采用阻挡层来形成凹槽(作为后续湿法刻蚀谐振腔时刻蚀溶液的导入通道)，同时完成后段金属互连工艺后，该阻挡层在打开整个电阻阵列区域时，同样起着保护该凹槽的作用，从而实现电阻阵列结构。最后电阻阵列区域把控制电路的后段工艺附带过来的层间介质层、金属间介质层等去除。

针对单个芯片面积大于单块光刻版尺寸的问题，采用1个工艺层次由4块光刻版经4次曝光实现大面积芯片。

总而言之，本发明很好地解决了电阻阵列谐振腔工艺与控制电路的CMOS工艺完全兼容的问题，以一种全新的方式实现了大规模电阻阵列(512×512)的阵列结构，另外还解决了单个芯片面积大于单块光刻版尺寸、无法被其一次性覆盖的问题。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

图1为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺的流程示意图；

图2至图6为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺的剖面工艺示意图；

图7为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺中光刻工艺所采用的拼接式光刻版的平面结构示意图。

具体实施方式

下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。

图1为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺的流程示意图；图2至图6为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺的剖面工艺示意图。需要注意的是，这些附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本发明实际要求的保护范围构成限制。

请结合图1与各步工艺的剖面图一起来理解，该大面积微桥电阻阵列谐振腔工艺主要包括：

执行步骤S101，如图2所示，提供衬底101，将其划分成待形成电阻阵列200的第一区域(又称电阻阵列区)和其控制电路100的第二区域。按照普通CMOS工艺(如0.35μm的CMOS工艺)在第二区域形成控制电路100，该控制电路100的CMOS工艺包括形成有源区、阱区、栅极、轻掺杂漏、源极、漏极、自对准硅化物等工艺层次。

执行步骤S102，如图3所示，在第一区域上生长一层氧化层202，并在氧化层202上形成电阻阵列200的多个电阻。其中，该氧化层202的材质可以为二氧化硅(SiO₂)，该电阻的材质可以为氮化钛(TiN)

执行步骤S103，如图4所示，在第一区域上生长一层阻挡层204，并在阻挡层204中干法刻蚀形成后续用来湿法刻蚀衬底101的第一凹槽206。该阻挡层204的材质可以为氮化硅(SiN)。另外，该阻挡层204也是后续去除电阻阵列区的层间介质层和金属间介质层的阻挡层。

执行步骤S104，如图5所示，对第二区域的控制电路100进行淀积层间介质层103、形成通孔柱塞105、制作首层互连金属M1、淀积金属间介质层107、制作二层互连金属M2和钝化(Passivation)工艺，在第二区域的金属间介质层107上形成钝化层109。其中，层间介质层103和金属间介质层107也附带淀积到第一区域的阻挡层204上方和第一凹槽206之中，层间介质层103和金属间介质层107的材质可以均为二氧化硅(SiO₂)。

执行步骤S105，如图6所示，以钝化层109为掩模，依次干法刻蚀掉第一区域的金属间介质层107和层间介质层103；并以钝化层109和阻挡层204为掩模，继续刻蚀掉第一凹槽206底部的氧化层202，直至露出衬底101，在阻挡层204和氧化层202中形成第二凹槽208。

执行步骤S106，使用湿法刻蚀法将电阻阵列200下方的衬底101刻蚀掉，形成谐振腔腔体(未图示)，第二凹槽208用作湿法刻蚀法的刻蚀溶液的导入通道。湿法刻蚀法的刻蚀溶液可以为四甲基氢氧化铵(TMAH)。

图7为本发明一个实施例的与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺中光刻工艺所采用的拼接式光刻版的平面结构示意图。如图7所示，在前述工艺的每一步骤中需要光刻之时，光刻工艺的光刻版系采用由N²块普通尺寸的光刻版301组成的一N×N的拼接式光刻版303，对其中N²块普通尺寸的光刻版301依次曝光N²次，以完整覆盖面积大于单块普通尺寸的光刻版301的大面积芯片(例如该芯片的面积为60×60μm²，而单块普通尺寸的光刻版301的面积为22×22μm²)，N为大于1的自然数(优选为2，即由4块普通尺寸的光刻版301组成的一2×2的拼接式光刻版303)。另外，拼接式光刻版303中任意相邻的两块普通尺寸的光刻版301之间均具有多个连接区305。

与现有技术相比，本发明具有以下特点和优点：

本发明针对电阻阵列与其控制电路的CMOS工艺难以兼容性的问题，采取了先基于普通CMOS工艺，完成与控制电路相关的前段工艺，接着在后段互连工艺中嵌入了与电阻阵列相关的层次与工艺。

即本发明在电阻阵列的工艺部分采用特殊的工艺方案，在完成电阻工艺后，采用阻挡层来形成凹槽(作为后续湿法刻蚀谐振腔时刻蚀溶液的导入通道)，同时完成后段金属互连工艺后，该阻挡层在打开整个电阻阵列区域时，同样起着保护该凹槽的作用，从而实现电阻阵列结构。最后电阻阵列区域把控制电路的后段工艺附带过来的层间介质层、金属间介质层等去除。

针对单个芯片面积大于单块光刻版尺寸的问题，采用1个工艺层次由4块光刻版经4次曝光实现大面积芯片。

总而言之，本发明很好地解决了电阻阵列谐振腔工艺与控制电路的CMOS工艺完全兼容的问题，以一种全新的方式实现了大规模电阻阵列(512×512)的阵列结构，另外还解决了单个芯片面积大于单块光刻版尺寸、无法被其一次性覆盖的问题。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。

Claims (9)

1.一种与CMOS工艺兼容的大面积微桥电阻阵列谐振腔工艺，包括提供衬底(101)，其特征在于，所述工艺还包括：

I.将所述衬底划分成待形成电阻阵列(200)的第一区域和其控制电路(100)的第二区域，按照普通CMOS工艺在所述第二区域形成所述控制电路(100)；

II.在所述第一区域上生长一层氧化层(202)，并在所述氧化层(202)上形成所述电阻阵列(200)的多个电阻；

III.在所述第一区域上生长一层阻挡层(204)，并在所述阻挡层(204)中刻蚀形成后续用来湿法刻蚀所述衬底(101)的第一凹槽(206)；

IV.对所述第二区域的所述控制电路(100)进行淀积层间介质层(103)、形成通孔柱塞(105)、制作首层互连金属(M1)、淀积金属间介质层(107)、制作二层互连金属(M2)和钝化工艺，在所述第二区域的所述金属间介质层(107)上形成钝化层(109)；所述层间介质层(103)和所述金属间介质层(107)也同步淀积到所述第一区域的所述阻挡层(204)上方和所述第一凹槽(206)之中；

V.以所述钝化层(109)为掩模，依次干法刻蚀掉所述第一区域的所述金属间介质层(107)和所述层间介质层(103)；并以所述钝化层(109)和所述阻挡层(204)为掩模，继续刻蚀掉所述第一凹槽(206)底部的所述氧化层(202)，直至露出所述衬底(101)，在所述阻挡层(204)和所述氧化层(202)中形成第二凹槽(208)；

VI.使用湿法刻蚀法将所述电阻阵列(200)下方的所述衬底(101)刻蚀掉，形成谐振腔腔体，所述第二凹槽(208)用作所述湿法刻蚀法的刻蚀溶液的导入通道。

2.根据权利要求1所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，在上述每一步骤中需要光刻之时，光刻工艺的光刻版系采用由N²块普通尺寸的光刻版(301)组成的一N×N的拼接式光刻版(303)，对其中N²块普通尺寸的光刻版(301)依次曝光N²次，以完整覆盖面积大于单块普通尺寸的光刻版(301)的大面积芯片，所述N为大于1的自然数；所述拼接式光刻版(303)中任意相邻的两块普通尺寸的光刻版(301)之间均具有多个连接区(305)。

3.根据权利要求2所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述N为2。

4.根据权利要求3所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，单块普通尺寸的光刻版(301)的面积为22×22μm²。

5.根据权利要求4所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述电阻阵列(200)的多个电阻的材质为氮化钛。

6.根据权利要求5所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述氧化层(202)的材质为二氧化硅，所述阻挡层(204)的材质为氮化硅。

7.根据权利要求6所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述层间介质层(103)和所述金属间介质层(107)的材质均为二氧化硅。

8.根据权利要求7所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述湿法刻蚀法的刻蚀溶液为四甲基氢氧化铵。

9.根据权利要求8所述的大面积微桥电阻阵列谐振腔工艺，其特征在于，所述CMOS工艺是指0.35μm的CMOS工艺。