CN104134667A - 在位单元阵列中具有不间断的栅控第一多晶硅和第一触点图案的sram联阱 - Google Patents

在位单元阵列中具有不间断的栅控第一多晶硅和第一触点图案的sram联阱 Download PDF

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Abstract

本发明涉及一种在位单元阵列中具有不间断的栅控第一多晶硅和第一触点图案的SRAM联阱。一种包括SRAM(302)的集成电路(300)，其可使用一个或更多个用于集成电路的元件例如栅极(346)和触点(364)的周期性光刻图案形成，周期性光刻图案在SRAM单元中具有交替的线和间隔的配置。在两个相对侧上具有SRAM单元的包括联阱(306)和/或衬底抽头(308)的条行SRAM(304)被配置，使得交替的线和间隔的配置贯穿包括联阱和衬底抽头的区是连续的。

Description

在位单元阵列中具有不间断的栅控第一多晶硅和第一触点图案的SRAM联阱
技术领域
本发明涉及集成电路领域。更具体地，本本发明涉及集成电路中的静态随机存取存储器(SRAM)。 
背景技术
SRAM包括提供局部偏置到阱或用于围绕SRAM单元的衬底区的联阱以及衬底抽头(substrate tap)。包括联阱和衬底抽头的SRAM区域可以破坏用于在相邻SRAM单元中具有交替的线和间隔的配置的栅极和触点的周期性光刻图案。 
发明内容
为了对本发明的一个或更多个方面提供基本的理解，下面呈现简要概述。此概述不是本发明的广泛综述，并且既不旨在识别本发明的关键或重要元素，也不旨在描绘其范围。相反，本概述的主要目的是以简化的形式呈现本发明的一些概念，作为稍后呈现的更详细的说明的前奏。 
可使用一种或更多种用于集成电路的元件例如栅极和触点的周期性光刻图案形成包括SRAM的集成电路，其中光刻图案在SRAM单元中具有交替的线和间隔的配置。在两个相对侧具有SRAM单元的包括联阱和衬底抽头的SRAM的区域经配置使得交替的线和间隔的配置贯穿包括联阱和衬底抽头的区域是连续的。 
附图说明
图1示出具有用于可用于形成此处所述的集成电路的光刻工艺的 显著离轴组件的示例性照明源。 
图2示出由具有显著离轴组件的照明源(如在图1中所示的照明源)形成的示例性图案。 
图3A至图3I是在制造的连续阶段中示出的包括SRAM的示例性集成电路的俯视图。 
图4A和图4B是根据替换示例形成的类似于图3C所示集成电路的集成电路的俯视图。 
图5是具有替换布局、根据参考图3A至图3I所述的工艺形成的集成电路的俯视图。 
图6是包括SRAM的另一个示例性集成电路的俯视图。 
具体实施方式
本发明将参考附图进行描述。这些图不是按比例绘制的并且提供其仅用于说明本发明。本发明的几个方面参考用于说明的示例应用在以下进行描述。应当理解，许多具体的细节、关系和方法被阐述以提供对本发明的理解。然而，在相关领域的技术人员将容易地认识到，本发明可以在没有一个或更多个具体细节或使用其他方法的情况下实践。在其他实例中，众所周知的结构或操作没有详细示出，以避免模糊本发明。本发明不受动作或事件的示出顺序限制，因为一些动作可以按不同顺序发生和/或与其他动作或事件同时发生。此外，并非要求所有示出的动作或事件来实施根据本发明的方法。 
可使用用于集成电路的元件例如栅极和触点的周期性光刻图案形成包括SRAM的集成电路，周期性光刻图案在SRAM单元中具有交替的线和间隔的配置。在两个相对侧具有SRAM单元的包括联阱和衬底抽头的SRAM的区域经配置，使得交替的线和间隔的配置贯穿包括联阱和衬底抽头的区域是连续的。周期性光刻图案可以使用离轴照明源进行打印，以便连续的交替的线和间隔的配置有利地降低制造复杂性并提高集成电路的制程宽容度。 
图1示出具有用于可用于形成此处所述的集成电路的光刻工艺的 显著离轴组件的示例性照明源。照明源100配置为具有两个离轴区102，以使照明源100具有显著的离轴组件。照明源100可以提供，例如，193纳米的辐射，并可在浸没式光刻工具中使用，该工具可以分解具有80到90纳米的线/间隔节距长度的、与照明源100的离轴组件对准的平行等距线。术语“节距长度”是交替的线和间隔的图案的线宽度和间隔宽度的总和。 
图2示出由具有显著离轴组件的照明源形成的示例性图案，如在图1中所示定向的照明源100。图案200包括与照明源100的显著离轴组件相同定向的多个第一最小节距等距平行线202，以及垂直于离轴组件对齐的多个第二最小节距等距线204。由于显著离轴组件的原因，多个第一等距平行线202的第一最小线/间隔节距长度206相比多个第二等距平行线204的第二最小线/间隔节距长度208显著较小，例如小三分之一。例如，照明源可提供193纳米的辐射，并且照明源的离轴组件可以经配置使得所述第一最小线/间隔节距长度206是80到90纳米，并且第二最小线/间隔节距长度208为240纳米。 
图3A至图3I是在制造的连续阶段中示出的包括SRAM的示例性集成电路的俯视图。参考图3A，集成电路300包括SRAM302，并且可以包括其他电路，如加法器、乘法器、移位寄存器、编码器、解码器和/或标准逻辑单元。SRAM302包括至少一个条行304，其包括一个或更多个联阱306和/或一个或更多个衬底抽头308。第一SRAM单元区310的位置邻近条行304。SRAM302可以包括位于条行304和第一SRAM单元区310之间的可选的第一半单元行314。第二SRAM单元区312邻近条行304，与第一SRAM单元区310相对。SRAM302可以包括位于条行304和第二SRAM单元区312之间的可选的第二半单元行316。在第一SRAM单元区310和第二SRAM单元区312中的SRAM单元318的边界在图3A中用虚线示出；SRAM单元318可以以矩形配置(有时称为曼哈顿配置)填充第一SRAM单元区310和第二SRAM单元区312。类似地，第一半单元行314和第二半单元行316中的半单元320的边界在图3A中用虚线示出。 
SRAM302包括阱区322。阱区322具有与衬底区324相反的导电 类型。衬底区324可具有与集成电路300的衬底相同的导电类型并且通过衬底电连接到邻近的衬底区324。例如，集成电路300可在p型衬底上形成，所述衬底区324可以是p型并且接触衬底，并且阱区322可以是n型。条行304重叠阱区322的一个或更多个部分和/或重叠衬底区324的一个或更多个部分。在条行304中的阱区322和衬底区324的其他配置在即时示例的范围内。 
SRAM302进一步包括在SRAM单元318、半单元320(如果存在的话)以及在联阱306和衬底抽头308中的有源区域326。在阱区322和衬底区324中的SRAM单元318中的有源区域326具有分别与阱区322和衬底区324相反的导电类型。在联阱306中的有源区域326具有与阱区322相同的导电类型，并且衬底抽头308中的有源区域326具有与衬底抽头308相同的导电类型。 
参考图3B，包括导电材料的栅极材料的层328在集成电路300的现有顶表面上方形成。栅极材料层328可以包括，例如，多晶体硅，通常称为多晶硅，或非晶硅，或一层或更多层金属例如氮化钛。栅极硬掩模材料层330在栅极材料层328的上方形成。所述栅极硬掩模材料层330可包括，例如，非晶碳、防反射层，和/或介电材料，例如二氧化硅、氮化硅或氮氧化硅。 
具有交替的线和间隔的周期性图案的第一栅极图案332在所述栅极硬掩模材料层330的上方形成。第一栅极图案332可包括光刻胶和可能地其他有机层，例如防反射层。可以使用具有如参考图1所述的显著离轴组件的照明源形成第一栅极图案332。在SRAM单元318中的第一栅极图案332的节距长度334是SRAM单元318的宽度336的一半。第一栅极图案332的交替的线和间隔的周期性图案贯穿条行304并贯穿第一半单元行314和第二半单元行316(如果存在的话)是连续的。配置SRAM302，使得利用贯穿条行304的连续周期性图案形成第一栅极图案332，这样可以增加用于形成所述第一栅极图案332的光刻工艺的制程宽容度，并且从而有利地降低集成电路300的制造成本。选择条行304的宽度，使得在条行304中的第一栅极图案332的节距长度338是在SRAM单元318中的第一栅极图案332的节距长 度334的10％以内。在即时示例的一个版本中，在条行304中的第一栅极图案332的节距长度338基本上等于在SRAM单元318中的第一栅极图案332的节距长度334。 
参考图3C，第一栅极硬掩模蚀刻工艺去除在由第一栅极图案332曝光的区域中的所述栅极硬掩模材料层330，以形成蚀刻硬掩模340。第一栅极蚀刻工艺将大部分，并且是可能基本上全部的栅极材料层328留在适当的位置。 
参考图3D，第二栅极图案342在将区域344曝光的蚀刻硬掩膜340上方形成。第二栅极图案342可以包括光刻胶和可能的其他有机层，例如防反射层。第二栅极图案的已曝光区域344重叠在蚀刻所述栅极材料层328之前要被去除的蚀刻硬掩模340的区域。第二栅极图案342包括在条行304中的已曝光区域344，例如以将联阱306和衬底抽头308的实例之间的栅极段分开，从而防止短路。 
参考图3E，第二栅极硬掩模蚀刻工艺去除在由第二栅极图案342曝光的区域中的所述栅极硬掩模材料层330以将蚀刻硬掩模340留在被限定用于集成电路300的栅极结构的区域上方。随后，去除第二栅极图案342，例如使用氧灰工艺。第二栅极图案342被去除之后，栅极蚀刻工艺去除在蚀刻硬掩模340曝光的区域中的所述栅极材料层328，以形成栅极结构346。蚀刻硬掩模340的剩余材料可以在栅极蚀刻工艺完成后被去除。可在蚀刻硬掩模340被去除之后进一步处理栅极结构346，例如，通过以金属栅极材料更换多晶硅。在即时示例的一个版本中，可以配置第二栅极图案342，使得在条行304中的有源区域326的相邻实例不由栅极结构346的共同实例重叠，如图3E所示，这可以有利地降低在条行304中的有源区域326的相邻实例之间的不期望短路的可能性。 
参考图3F，金属前介电质(PMD)层堆栈348在集成电路300的现有的顶表面上方形成。PMD层堆栈348包括永久介电质层和在永久介电质层上方的一个或更多个接触硬掩模层。永久介电质层可包括，例如，氮化硅衬垫、在衬垫上方的硼磷硅酸盐玻璃的平坦化层以及平坦化层上方的蚀刻停止层。接触硬掩模层可包括在永久介电质层上方 的非晶碳的第一接触硬掩膜层和在第一接触硬掩膜层上方的非晶碳的第二接触硬掩模层，其相对于所述第一接触硬掩模层具有蚀刻选择性。 
在PMD层堆栈348上方形成接触沟槽图案350，其曝光沟槽区域352中的PMD层堆栈348。接触沟槽图案350可以包括光刻胶和可能地其他有机层，例如防反射层。沟槽区域352具有贯穿条行304并贯穿第一半单元行314和第二半单元行316(如果存在的话)是连续的交替的线和间隔的周期性图案，并且可以使用具有如参考图1所述的显著离轴组件的照明源形成。正如图3B的第一栅极图案332，在SRAM单元318中的接触沟槽图案350的节距长度354是SRAM单元318宽度336的一半。在条行304中的第一接触沟槽图案350的节距长度358是在SRAM单元318中的接触沟槽图案350的节距长度354的10％以内。在即时示例的一个版本中，在条行304中的接触沟槽图案350的节距长度358基本上等于在SRAM单元318中的接触沟槽图案350的节距长度354。配置SRAM302使得利用贯穿条行304连续的周期性图案形成接触沟槽图案350，可以获得与参考第一栅极图案332所述的降低的制造成本相同的优点。 
参考图3G，接触沟槽蚀刻从PMD层堆栈348中去除材料，例如，从在沟槽区域352中的第二接触硬掩模层(如果存在的话)去除材料，以形成接触掩膜沟槽356。接触沟槽图案350可在接触沟槽蚀刻期间部分或完全去除。接触沟槽图案350的任何剩余的材料可以在接触沟槽蚀刻完成之后去除。 
参考图3H，接触狭槽图案360在将区域362曝光的PMD层348的上方形成。接触狭槽图案360可以包括光刻胶和可能地其他有机层，例如防反射层。接触狭槽图案360的已曝光区域362重叠接触掩膜沟槽356以在为集成电路300的触点限定的区域中曝光PMD层348。在SRAM单元318中的接触狭槽图案360的已曝光区域362可使用有源区域326作为模板来设计，如在图3H中所示。可替换地，在SRAM单元318中的接触狭槽图案360的已曝光区域362可以通过其他方法来设计。为了产生对联阱306和衬底抽头308的触点，接触狭槽图案360包括在条行304中的已曝光区域362。 
参考图3I，接触狭槽蚀刻的第一蚀刻步骤从PMD层348去除材料，其中接触狭槽图案360的已曝光区域362重叠接触掩模沟槽356。例如，接触狭槽蚀刻的第一蚀刻步骤可从第一接触硬掩模层(如果存在的话)去除材料。接触狭槽蚀刻的第一蚀刻步骤完成后，接触狭槽图案360被去除，并且接触狭槽蚀刻的第二步骤从PMD层348去除材料，以形成曝光有源区域326的接触孔。接触狭槽蚀刻的第二步骤完成后，在PMD层348中的任何硬掩模材料的一部分或全部可以被去除。 
随后，接触金属在接触孔中形成，以在有源区域326上形成触点364。接触金属可包括金属硅化物，如硅化镍、衬垫金属例如钛和氮化钛，以及接触填充金属例如钨。条行304包括在联阱306和衬底抽头308中的有源区域326上的触点364的实例。条行304中的触点364可以，例如，比在SRAM单元318中的触点364的实例长，以便提供到阱区322和/或衬底区324的低电阻的连接。可替代地，条行304中的触点364可以是，例如，尺寸基本等于在SRAM单元中的触点364的实例，以便在接触形成过程中提供制程宽容度的所希望水平。 
图4A和图4B是根据替换示例形成的类似于图3C所示集成电路的集成电路的俯视图。参考图4A，集成电路400包括具有包括一个或更多个联阱406和/或一个或更多个衬底抽头408的至少一个条行404的SRAM402、邻近条行404的第一SRAM单元区410、邻近条行404的与第一SRAM单元区410相对的第二SRAM单元区412、位于条行404和第一SRAM单元区410之间的可选的第一半单元行414以及位于条行404和第二SRAM单元区412之间的可选的第二半单元行416。SRAM单元418和半单元420的边界在图4中用虚线示出。SRAM402包括与衬底区424交替的阱区422。有源区域426在阱区422和衬底区424中形成。蚀刻硬掩模440在如参考如图3B和图3C所述的栅极材料层428上方形成。 
第二栅极图案442，在曝光如参考图3D所述区域444的蚀刻硬掩模440上方形成。第二栅极图案442的已曝光区域444重叠在蚀刻所述栅极材料层428之前要被去除的蚀刻硬掩模440的区域。第二栅极 图案442包括在覆盖重叠有源区域426的蚀刻硬掩膜440的条行404中的已曝光区域444。 
参考图4B，第二栅极硬掩模蚀刻工艺去除在由第二栅极图案442曝光的区域中的所述栅极硬掩模材料层430，以将蚀刻硬掩膜440留在限定用于集成电路400的栅极结构的区域之上。随后，去除第二栅极图案442，并且栅极蚀刻工艺去除所述栅极材料层428，其在由蚀刻硬掩模440曝光的区域中，以形成栅极结构446。在联阱406和衬底抽头408中的有源区域426免于重叠栅极结构446的实例。随后处理集成电路400，如参考图3F到图3I描述的。 
图5是具有替换布局、根据参考图3A至图3I所述的工艺形成的集成电路的俯视图。集成电路500包括具有比图3I的条行304窄的条行504的SRAM502。选择条行504的宽度，使得在条行504中的栅极结构546的节距长度556是在SRAM单元518中的栅极结构546的节距长度554的10％以内。在即时示例的一个版本中，在条行504中的栅极结构546的节距长度556基本上等于在SRAM单元518中的栅极结构546的节距长度554。在即时的示例中，栅极结构546的实例重叠在条行504中的联阱506和衬底抽头508的中心区。至在联阱506和/或衬底抽头508中的有源区域526的触点562在栅极结构546的一侧或两侧形成。形成具有更窄条行504的SRAM502可减小尺寸，并因此有利地减少集成电路500的制造成本。 
图6是包括SRAM的另一个示例性集成电路的俯视图。集成电路600包括SRAM602，并且可以包括其他如参考图3A描述的电路。SRAM602包括至少一个包括一个或更多个联阱606和/或一个或更多个衬底抽头608的条行604、邻近于条行604的第一SRAM单元区610和邻近条行604的与第一SRAM单元区610相对的第二SRAM单元区612。SRAM602可以包括位于条行604和第一SRAM单元区610之间的可选的第一半单元行614以及位于条行604和第二SRAM单元区612之间的可选的第二半单元行616。SRAM单元618和半单元620的边界在图6中用虚线示出。SRAM602包括与衬底区624交替的阱区622。有源区域626在阱区622和衬底区624中形成。 
具有交替的线和间隔的周期性图案的周期性光刻产生的图案664在集成电路600上方形成。周期性光刻产生的图案664可以用来形成集成电路600的蚀刻限定的电路元件，例如栅极或触点，或者可以用于限定其他元件，例如植入区。周期性光刻产生的图案664可以与另一个光刻产生的图案一起使用以形成电路元件，或可以在没有任何其他光刻产生的图案下使用周期性光刻产生的图案664形成电路元件。周期性光刻产生的图案664可包括光刻胶和/或其他电介质材料，如有机防反射层，和/或氧化物、氮化物或碳硬掩模层。周期性光刻产生的图案664可使用具有如参考图1所述的显著离轴组件的照明源来形成。周期性光刻产生的图案664的交替的线和间隔的周期性图案贯穿条行604并且贯穿第一半单元行614和第二半单元行616(如果存在的话)是连续的。选择条行604的宽度，使得在条行604中的周期性光刻产生的图案664的节距长度638是在SRAM单元618中的周期性光刻产生的图案664的节距长度634的10％以内。在即时示例的一个版本中，在条行604中的周期性光刻产生的图案664的节距长度638基本上等于在SRAM单元618中的周期性光刻产生的图案664的节距长度634。配置SRAM602使得利用贯穿条行604连续的周期性图案形成第一栅极图案632可以增加用于形成周期性光刻产生的图案664的光刻工艺的制程宽容度，并且从而有利地降低集成电路600的制造成本。 
虽然已经在上面描述本发明的各种实施例，但应该理解，它们已经仅通过示例的方式呈现并且不作为限制。在不偏离本发明的精神或范围的情况下，根据此处公开内容，可以对公开的实施例做出许多改变。因此，本发明的广度和范围不应该由任何上面描述的实施例限制。相反，本发明的范围应该根据所附权利要求及其等同物限定。 

Claims (20)

1.一种集成电路，其包括：
静态随机存取存储器即SRAM，其包括：
包括联阱和衬底抽头中至少一个的条行；
邻近所述条行的第一SRAM单元区；
第二SRAM单元区，其邻近所述条行，与所述第一SRAM单元区相对；以及
多个电路元件，其设置在所述条行、所述第一SRAM单元区以及所述第二SRAM单元区中，所述电路元件以交替的线和间隔的周期性图案配置，使得在所述条行中所述电路元件的节距长度是在所述第一SRAM单元区和所述第二SRAM单元区中的所述电路元件的节距长度的10％以内。
2.根据权利要求1所述的集成电路，其中通过使用蚀刻掩模来蚀刻包括导电材料的层形成所述电路元件，所述蚀刻掩膜具有所述交替的线条和间隔的周期性图案。
3.根据权利要求1所述的集成电路，其中通过使用蚀刻掩模来蚀刻包括介电材料的层并且填充区域而形成所述电路元件，所述蚀刻掩膜具有所述交替的线条和间隔的周期性图案。
4.根据权利要求1所述的集成电路，其中在所述条行中的所述电路元件的所述节距长度基本上等于在所述第一SRAM单元区和所述第二SRAM单元区中的所述电路元件的所述节距长度。
5.根据权利要求1所述的集成电路，其中所述SRAM进一步包括位于所述条行和所述第一SRAM单元区之间的第一半单元行和位于所述条行和所述第二SRAM单元区之间的第二半单元行。
6.根据权利要求1所述的集成电路，其中所述电路元件是栅极结构。
7.根据权利要求1所述的集成电路，其中所述条行包括至少一个联阱和至少一个衬底抽头。
8.根据权利要求1所述的集成电路，其中所述多个电路元件的实例在所述条行中重叠有源区域。
9.根据权利要求8所述的集成电路，其中在所述条行中的所述有源区域的相邻实例不由所述多个电路元件的共同实例重叠。
10.根据权利要求1所述的集成电路，其中在所述条行中的有源区域不由所述多个电路元件的实例重叠。
11.一种形成集成电路的方法，其包括以下步骤：
在所述集成电路的SRAM中形成多个阱区，所述阱区与所述SRAM的SRAM单元区中的衬底区交替；
在所述SRAM中形成有源区域，其包括所述SRAM的条行中的至少一个有源区域，和邻近所述条行的在第一SRAM单元区中的有源区域和邻近所述条行并且与所述第一SRAM单元区相对的在第二SRAM单元区中的有源区域，其中在所述条行中的所述至少一个有源区域是至所述阱区的实例的联阱或至所述衬底区的实例的衬底抽头之一；
在所述集成电路上形成光刻图案，所述光刻图案包括在所述第一SRAM单元区、所述第二SRAM单元区和所述条行中的交替的线条和间隔的周期性图案，使得交替的线条和间隔的所述周期性图案贯穿所述条行是连续的，并且在所述条行中的所述周期性图案的节距长度是在所述第一SRAM单元区和所述第二SRAM单元区中的所述周期性图案的节距长度的10％以内。
12.根据权利要求11所述的方法，其进一步包括以下步骤：
在形成所述光刻图案之前在所述有源区域上方形成导电层；以及
从由所述光刻图案曝光的区域中去除所述导电层以形成电路元件。
13.根据权利要求12的所述的方法，其中所述电路元件是栅极结构。
14.根据权利要求13所述的方法，其中所述光刻图案是第一栅极图案，并且其进一步包括以下步骤：
在形成所述光刻图案之前在所述导电层上方形成栅极硬掩模层；
在由所述光刻图案曝光的区域中去除所述栅极硬掩模层；
在曝光所述栅极硬掩模层的区域的所述栅极硬掩模层上方形成第二栅极图案；
在由所述第二栅极图案曝光的所述区域中去除所述硬掩模层；
在由所述硬掩模层曝光的区域中去除所述导电层以形成所述电路元件，使得所述多个电路元件的实例重叠在所述条行中的有源区域，所述第二栅极图案经配置以便在所述条行中的所述有源区域的邻近实例不由所述多个电路元件的共同实例重叠。
15.根据权利要求13所述的方法，其中所述光刻图案是第一栅极图案，并且其进一步包括以下步骤：
在形成所述光刻图案之前在所述导电层上方形成栅极硬掩模层；
在由所述光刻图案曝光的区域中去除所述栅极硬掩模层；
在曝光所述栅极硬掩模层的区域的所述栅极硬掩模层上方形成第二栅极图案；
在由所述第二栅极图案曝光的所述区域中去除所述硬掩模层；
在由所述硬掩模层曝光的区域中去除导电层以形成所述电路元件，所述第二栅极图案经配置以便在所述条行中的有源区域不由所述多个电路元件的实例重叠。
16.根据权利要求11所述的方法，其进一步包括以下步骤：
在形成所述光刻图案之前在所述有源区域上方形成介电质层；以及
从由所述光刻图案曝光的区域中去除所述介电质层以形成电路元件；
17.根据权利要求16所述的方法，其中所述电路元件是触点。
18.根据权利要求11所述的方法，其中在所述条行中的所述周期性图案的所述节距长度基本上等于在所述第一SRAM单元区和在所述第二SRAM单元区中的所述周期性图案的所述节距长度。
19.根据权利要求11所述的方法，其中形成所述有源区域的所述步骤进一步包括在位于所述条行和所述第一SRAM单元区之间的第一半单元行和位于所述条行和所述第二SRAM单元区之间的第二半单元行中形成有源区域。
20.根据权利要求11所述的方法，其中形成所述有源区域的所述步骤包括在针对联阱的所述条行中形成至少一个有源区域以及在针对衬底抽头的所述条行中形成至少一个有源区域。
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