CN104122721A - 像素结构 - Google Patents

Abstract

本发明涉及一种像素结构。该像素结构包括多条平行排列的扫描线；多条平行排列的资料线，与所述多条扫描线交叉以限定多个子像素，每个子像素包括：一像素电极，该像素电极包括多个狭缝，所述狭缝包括对称分布的第一狭缝组和第二狭缝组；以及一薄膜晶体管，该薄膜晶体管包括双栅极、源极、漏极和多晶硅层，所述多晶硅层呈L形，包括依序排列的一导电杂质重掺杂源极区、一第一导电杂质掺杂区、一第一栅极通道、一第二导电杂质掺杂区、一第二栅极通道区、一第三导电杂质掺杂区以及以导电型杂质掺杂漏极区，其中所述第一栅极通道和第二栅极通道平行排列于扫描线的同一侧，并且第二栅极通道和第三导电杂质掺杂区对应于第一狭缝组和第二狭缝组之间。

Description

像素结构

技术领域

本发明涉及一种液晶显示器技术，特别是一种低温多晶硅型液晶显示器的像素结构。

背景技术

就薄膜晶体管液晶显示器（TFT-LCD）而言，长期以来多以传统非晶硅做为TFT的主要材料，如今已另有一选择，即使用多晶硅取代非晶硅并且有可能成为主流。这主要着眼于不管是电子或空穴的移动速率(mobility)，多晶硅都要比非晶硅提供更佳的移动速率。除此之外，多晶硅TFT还有一个优点是形成LCD面板的驱动电路(包含NMOS晶体管或PMOS晶体管甚至于互补式金氧半晶体管CMOS)可以和像素面板的制造同时进行。由于上述因素，使用多晶硅型TFT的液晶显示器可以提供更佳的切换速率，更具吸引力。

多晶硅型TFT适用于多种液晶显示器，例如面内切换型（In-plane Switching，IPS）液晶显示器，或者多域垂直配向型（Multi-domain Vertical Alignment，MVA）液晶显示器等。其中，在常见的MVA型液晶显示器中，像素结构包括一TFT和与之电连接的像素电极。该像素电极区具有多个配向区域，每个配向区域分别具有一组彼此配向方向相同的配向狭缝，以有效控制液晶分子的排列。不同配向区域的狭缝的配向方向不同，可使各配向区对应的液晶分子呈现不同的倾倒方向，进而达到增加液晶显示器的广视角范围的目的。

对于采用多晶硅型TFT的MVA液晶显示器而言，多晶硅型TFT的双栅极会占据较多的空间，降低液晶显示器的开口率。并且，多晶硅层的配置可能会影响狭缝间的电力线，使多晶硅层附近的液晶配向紊乱而导致画面产生暗纹。

发明内容

因此，本发明的目的在于提供一种多晶硅型液晶显示器的像素结构，能够提高开口率和避免画面产生暗纹。

本发明提供一种像素结构，包括：多条平行排列的扫描线；多条平行排列的资料线，与所述多条扫描线交叉以限定多个子像素，每个子像素包括：一像素电极，该像素电极包括多个狭缝，所述狭缝包括对称分布的第一狭缝组和第二狭缝组；以及一薄膜晶体管，该薄膜晶体管包括双栅极、源极、漏极和多晶硅层，所述多晶硅层呈L形，包括依序排列的一导电杂质重掺杂源极区、一第一导电杂质掺杂区、一第一栅极通道、一第二导电杂质掺杂区、一第二栅极通道区、一第三导电杂质掺杂区以及以导电型杂质掺杂漏极区，其中所述第一栅极通道和第二栅极通道平行排列于扫描线的同一侧，并且第二栅极通道和第三导电杂质掺杂区对应于第一狭缝组和第二狭缝组之间。

本发明通过将两栅极通道设于扫描线的同一侧，可提升开口率，并且，通过将部分多晶硅层对应设置于像素电极的第一狭缝组和第二狭缝组之间，可避免该多晶硅层引起像素电极的电力线不均从而引起画面产生过多暗纹。

附图说明

图1为本发明提供的像素结构的俯视示意图。

图2为图1中所示的像素结构的局部放大示意图。

图3为图2中所示的像素结构沿线Ⅲ-Ⅲ的剖视图。

主要元件符号说明

基板	10
		缓冲层	11
多晶硅层	12
		导电杂质重掺杂源极区	12A
第一导电杂质掺杂区	12B
		第一栅极通道	12C
第二导电杂质掺杂区	12D
		第二栅极通道	12E
第三导电杂质掺杂区	12F
		导电杂质重掺杂漏极区	12G
栅极绝缘层	13
		双栅极	14
第一栅极	141
		第二栅极	142
层间绝缘层	15
		第一接触孔	15A
第二接触孔	15B
		源极	16
漏极	17
		薄膜晶体管	18
平坦层	19
		第三接触孔	19A
像素电极	20
		第一狭缝组	20A
第二狭缝组	20B
		中心电极条	20C
扫描线	GL
		资料线	DL
公共电极线	CL
		第一方向	X
第二方向	Y

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

将参照附图表述根据本发明的实施例用于液晶显示器的数组基板。

图1为本发明实施例的液晶显示器像素结构的俯视示意图。本实施方式中液晶显示器是MVA型液晶显示器。如图1所示，该像素结构包括：多条扫描线GL、多条资料线DL、薄膜晶体管（TFT）18以及像素电极20。该扫描线GL彼此平行并沿第一方向X延伸。该公共电极线CL彼此平行，并与该扫描线GL大致平行。该资料线DL彼此平行并沿第二方向Y延伸，并与该扫描线GL交叉以限定多个子像素。每个子像素至少包括一TFT 18和一与之电连接的像素电极20。该像素结构还包括多条公共电极线CL，与多条扫描线GL大致平行。

该像素电极20包括多个狭缝，该狭缝包括第一狭缝组20A和第二狭缝组20B。该像素电极的第一狭缝组20A和第二狭缝组20B之间为一中心电极条20C，该中心电极条20C与该资料线DL大致平行，并且该第一狭缝组20A和第二狭缝组20B以中心电极条20C为中心对称分布。在图1中，第一狭缝组20A和第二狭缝组20B还包括两个具有不同的配向角度的配向区。也就是说，该像素电极20共包括四个配向区域，但不限于此。不同配向区域的狭缝的配向方向不同，可使各配向区域对应的液晶分子呈现不同的倾倒方向，进而增加液晶显示器的广视角范围。

该TFT 18包括双栅极14、一源极16、一漏极17和一多晶硅层12。该双栅极14包括第一栅极141和第二栅极142，分别是扫描线GL的I型延伸部。第一栅极141和第二栅极142位于扫描线GL的同一侧。该源极16位于该资料线DL上。该漏极17与该公共电极线CL部分重叠，以和公共电极线CL之间形成一存储电容。该多晶硅层12位于该源极16和该漏极17之间，呈一L型分布。

图2是图1所示的像素结构的局部放大示意图。请同时参照图1和图2，该多晶硅层12包括依序排列的一导电杂质重掺杂源极区12A、一第一导电杂质掺杂区12B、一第一栅极通道12C、一第二导电杂质掺杂区12D、一第二栅极通道区12E、一第三导电杂质掺杂区12F以及一导电杂质重掺杂漏极区12G。其中，该导电杂质重掺杂源极区12A、该第一导电杂质掺杂区12B、该第一栅极通道12C和该第二导电杂质掺杂区12D沿第一方向X排列，该第二栅极通道区12E、第三导电杂质掺杂区12F以及导电杂质重掺杂漏极区12G沿第二方向Y排列。该导电杂质掺杂可以为n型掺杂或p型掺杂。

如图3所示，该导电杂质重掺杂源极区12A位于该源极16下方，并通过一第一接触孔15A与该源极16电连接。类似地，该导电杂质重掺杂漏极区12G位于该漏极17下方，通过一第二接触孔15B与该漏极17电连接，并通过一第三接触孔19A与像素电极20电连接，以向像素电极20输入讯号。

该第一栅极通道12C和第二栅极通道12E平行排列于扫描线GL的同一侧，相较于栅极通道分布于扫描线GL两侧的设计，这样的配置可以给像素结构预留更大的空间，有利于提高像素结构的开口率。

该第二导电杂质掺杂区12D位于第一栅极通道12C和第二栅极通道12E之间，以降低栅极通道之间的阻值。

第二栅极通道12E和第三导电杂质掺杂区12F对应于第一狭缝组20A和第二狭缝组20B之间，即第二栅极通道12E和第三导电杂质掺杂区12F对应像素电极的中心电极条20C。利用将部分多晶硅层12对应设置于像素电极20的第一狭缝组20A和第二狭缝组20B之间，如此将不会引起第一狭缝组20A和第二狭缝组20B的电力线不均，避免液晶分子排列紊乱而造成显示画面产生过多暗纹。

图3为图2中所示的像素结构沿线Ⅲ-Ⅲ的剖视图。请同时参照图1和图3。该像素结构位于一基板10上，包括缓冲层11、多晶硅层12、栅极绝缘层13、双栅极14、层间绝缘层15、源极16、漏极17、平坦层19以及像素电极20。

该缓冲层11位于该基板10上，该缓冲层11可以包括氮化硅层和氧化硅层两层结构，该多晶硅层12位于该缓冲层11上方。该栅极绝缘层13位于该多晶硅层12和该双栅极14之间，可以包括氮化硅层和氧化硅层两层结构。通常，在制作该双栅极14之后，将会对该多晶硅层12进行一掺杂制程，使未被双栅极14覆盖的区域形成导体，被双栅极14覆盖的区域形成半导体，以及半导体两侧形成轻掺杂（LDD）区域。该LDD区可以减少电场强度，同时可增加元件的可靠度。因此，该第一导电杂质掺杂区12B、第二导电杂质掺杂区12D和第三导电杂质掺杂区12F在靠近第一栅极通道12C和第二栅极通道12E的两侧，通常还包括LDD区（图中未标示）。同时，在进行掺杂制程时，需确保第二栅极通道左侧的多晶硅层12被双栅极12遮挡，才会形成完整的半导体通道。因此，本发明中该第二栅极通道12E的左侧完全被该双栅极14覆盖。

该层间绝缘层15位于双栅极14上方，可以包括氮化硅层和氧化硅层两层结构。该层间绝缘层15具有第一接触孔15A和第二接触孔15B，分别露出多晶硅层的导电杂质重掺杂源极区12A和导电杂质重掺杂漏极区12G，使后续形成的源极16和漏极17分别通过第一接触孔15A和第二接触孔15B与多晶硅层12电连接。该平坦层19覆盖该源极16、漏极17和层间绝缘层15，并包括第三接触孔19A，以露出部分漏极17。该平坦层19可以是有机材料层。该像素电极20位于该平坦层19上方，并通过该第三接触孔19A与漏极17电连接。

总之，本发明通过将两栅极通道设于扫描线的同一侧，可提升开口率，并且，通过将部分多晶硅层对应设置于像素电极的第一狭缝组和第二狭缝组之间，可避免该多晶硅层引起像素电极的电力线不均从而引起画面产生过多暗纹。

本领域的普通技术人员应当理解，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种像素结构，包括：

多条平行排列的扫描线；

多条平行排列的资料线，与该多条扫描线交叉以限定多个子像素，每个子像素包括：

一像素电极，该像素电极包括多个狭缝，该狭缝包括对称分布的第一狭缝组和第二狭缝组；以及

一薄膜晶体管，该薄膜晶体管包括双栅极、源极、漏极和多晶硅层，该多晶硅层呈L形，包括依序排列的一导电杂质重掺杂源极区、一第一导电杂质掺杂区、一第一栅极通道、一第二导电杂质掺杂区、一第二栅极通道区、一第三导电杂质掺杂区以及以导电型杂质掺杂漏极区，其中该第一栅极通道和第二栅极通道平行排列于扫描线的同一侧，并且第二栅极通道和第三导电杂质掺杂区对应于第一狭缝组和第二狭缝组之间。

2.如权利要求1该的像素结构，其特征在于，该双栅极包括第一栅极和第二栅极，该第一栅极和第二栅极为扫描线的两个I型延伸部，该第二栅极通道的左侧完全被该双栅极覆盖。

3.如权利要求1该的像素结构，其特征在于，该源极位于该资料线上，该导电杂质重掺杂源极区通过一第一接触孔与该源极电连接。

4.如权利要求1该的像素结构，其特征在于，该像素结构还包括公共电极线，与该扫描线大致平行。

5.如权利要求4该的像素结构，其特征在于，该漏极与该公共电极线部分重叠，该漏极重掺杂漏极区通过一第二接触孔与该漏极电连接，并通过一第三接触孔与该像素电极电连接。

6.如权利要求1该的像素结构，其特征在于，该像素结构还包括一缓冲层位于该基板上，该多晶硅层位于该缓冲层上方。

7.如权利要求1该的像素结构，其特征在于，该像素结构还包括一栅极绝缘层，该栅极绝缘层位于该多晶硅层和该双栅极之间。

8.如权利要求1该的像素结构，其特征在于，该像素结构还包括一层间绝缘层，该层间绝缘层位于该栅极上方，并包括多个接触孔暴露出部分多晶硅层。

9.如权利要求1该的像素结构，其特征在于，该像素结构还包括一平坦层，该平坦层覆盖该源极、该漏极和该层间绝缘层。

10.如权利要求1该的像素结构，其特征在于，该像素电极的第一狭缝组和第二狭缝组之间具有一中心电极条，该中心电极条与该资料线大致平行，并且该第一狭缝组和第二狭缝组以中心电极条为中心对称分布。