CN104103538B - 等离子体损伤检测结构及其检测方法 - Google Patents

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Abstract

一种等离子体损伤检测结构及其检测方法，其中等离子体损伤检测结构包括：第一参考NMOS晶体管；第一阈值电压检测单元，用于检测第一参考NMOS晶体管的阈值电压，并输出检测的第一参考NMOS晶体管的阈值电压；第一测试NMOS晶体管；天线，所述天线与第一测试NMOS晶体管电连接，用于引入等离子体电荷以损伤第一测试NMOS晶体管的栅介质层；第二阈值电压检测单元，用于检测第一测试NMOS晶体管的阈值电压，并输出检测的第一测试NMOS晶体管的阈值电压；比较单元，用于比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值。该检测结构实现等离子体损伤的在线检测。

Description

等离子体损伤检测结构及其检测方法
技术领域
本发明涉及半导体制造领域，特别涉及一种等离子体损伤检测结构及其检测方法。
背景技术
等离子体处理被广泛的应用在半导体制作工艺的各个步骤中，比如：反应离子刻蚀（RIE）、等离子体增强型化学气相沉积和例子注入等，其中，反应离子刻蚀是将刻蚀气体通入刻蚀腔，刻蚀气体在射频源的解离下形成等离子体，等离子体在加速电场的作用下，对待处理材料进行物理轰击和化学刻蚀。射频解离后的等离子体是由自由电子和带电离子为主要成分组成的电浆体，其中必然存在等离子体电荷，因此在采用等离子体对某一材料进行处理时，会有部分等离子体电荷吸附在该材料上，当聚集的等离子体电荷越来越多时，会形成等离子电流，这一现象称之为等离子引入损伤（Plasma Induced Damage，PID），等离子引入损伤（PID）严重的影响了半导体器件的稳定性和可靠性。
金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。以NMOS晶体管为例，NMOS晶体管包括位于半导体衬底上的栅极结构和位于栅极结构两侧的半导体衬底内的源/漏区，栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极。
栅介质层作为NMOS晶体管的不可或缺的组成结构之一，其通常是先采用热氧化工艺在半导体衬底上形成一层氧化层，然后通过等离子体刻蚀工艺刻蚀氧化层形成栅介质层。由于氧化层对外部的损伤高度敏感，当采用等离子体刻蚀工艺刻蚀氧化层时，会有部分等离子体电荷引入到氧化层中，形成等离子体电流。并且，在等离子体刻蚀多晶硅形成栅极时，多晶硅中也会累积等离子体电荷作用，当累积的正电势足够高时，使得等离子体电流通过栅介质层，使得栅介质层击穿，降低了NMOS晶体管的可靠性。
为了监控半导体芯片制造过称中的等离子体损伤（PID），现有通常在制作半导体芯片时同时制作等离子体损伤检测装置，请参考图1，图1为现有等离子体损伤检测装置的结构示意图，所述等离子体损伤检测装置包括：NMOS晶体管11和与NMOS晶体管11的栅极相连的天线12，所述天线12用于引入等离子体电荷。上述等离子体损伤检测装置的具体行程过程为：提供半导体衬底，在半导体衬底上形成NMOS晶体管，所述MMOS晶体管包括位于半导体衬底上的栅极结构和位于栅极结构两侧的半导体衬底内的源/漏区，所述栅极结构包括栅介质层、位于栅介质层上的栅电极以及位于栅电极和栅介质层侧壁的侧墙；形成覆盖所述半导体衬底和NMOS晶体管的介质层；刻蚀所述介质层，在介质层中形成开口，所述开口暴露NMOS晶体管的栅极的顶部表面；在开口中填充金属，形成导电插塞；在介质层上形成天线，所述天线通过导电插塞与栅极相连。
在形成上述损伤检测装置后，通常会测试上述NMOS晶体管（损伤晶体管）的阈值电压，然后测量半导体衬底上没有连接天线的NMOS晶体管（对比晶体管）的阈值电压，将两个阈值电压进行比较，从而判断等离子体损伤对NMOS晶体管的影响。
上述等离子体损伤的监测方法较为复杂，不利于半导体制造过程中的在线检测。
发明内容
本发明解决的问题是实现等离子体损伤的在线检测。
为解决上述问题，本发明技术方案提供了一种等离子体损伤检测结构，包括：第一参考NMOS晶体管；第一阈值电压检测单元，用于检测第一参考NMOS晶体管的阈值电压，并输出检测的第一参考NMOS晶体管的阈值电压；第一测试NMOS晶体管；天线，所述天线与第一测试NMOS晶体管电连接，用于引入等离子体电荷以损伤第一测试NMOS晶体管的栅介质层；第二阈值电压检测单元，用于检测第一测试NMOS晶体管的阈值电压，并输出检测的第一测试NMOS晶体管的阈值电压；比较单元，用于比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值。
可选的，所述第一阈值电压检测单元包括：第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第一电压输出端，其中，第二NMOS晶体管的栅极与第一参考NMOS晶体管的栅极相连接，第二NMOS晶体管的源极与衬底以及第一参考NMOS晶体管的源极和衬底与接地端相连接，第四NMOS晶体管的源极和衬底与第二NMOS晶体管的漏极相连接，第四NMOS晶体管的栅极和漏极与第一PMOS晶体管的漏极相连接，第一PMOS晶体管的衬底和源极与电源端相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的栅极相连接，第二PMOS晶体管的源极和衬底与电源端相连接，第三NMOS晶体管的栅极和漏极与第二PMOS晶体管的漏极相连接，第三NMOS晶体管的衬底和源极与第一参考NMOS晶体管的漏极和栅极相连接，第一电压输出端与第二NMOS晶体管的漏极相连接，第一电压输出端输出第一参考NMOS晶体管的阈值电压。
可选的，所述第一参考NMOS晶体管的沟道长度与沟道宽度的比值的平方根与所述第三NMOS晶体管的沟道长度与沟道宽度的比值的平方根之和等于所述第四NMOS晶体管的沟道长度与沟道宽度的比值的平方根，所述第一PMOS晶体管和第二PMOS晶体管的结构和电学参数相同。
可选的，所述第一参考NMOS晶体管的沟道长度与沟道宽度的比值与所述第三NMOS晶体管的沟道长度与沟道宽度的比值相等，且等于所述第四NMOS晶体管的沟道长度与沟道宽度比值的四分之一。
可选的，所述第二阈值电压检测单元包括：第三PMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第二电压输出端，其中，第五NMOS晶体管的栅极与第一测试NMOS晶体管的栅极相连接，第五NMOS晶体管的源极与衬底以及第一测试NMOS晶体管的源极和衬底与接地端相连接，第七NMOS晶体管的源极和衬底与第五NMOS晶体管的漏极相连接，第七NMOS晶体管的栅极和漏极与第四PMOS晶体管的漏极相连接，第四PMOS晶体管的衬底和源极与电源端相连接，第四PMOS晶体管的栅极与第三PMOS晶体管的栅极相连接，第三PMOS晶体管的源极和衬底与电源端相连接，第六NMOS晶体管的栅极和漏极与第三PMOS晶体管的漏极相连接，第六NMOS晶体管的衬底和源极与第一测试NMOS晶体管的漏极和栅极相连接，第二电压输出端与第五NMOS晶体管的漏极相连接，第二电压输出端输出第一测试NMOS晶体管的阈值电压。
可选的，所述第一测试NMOS晶体管的沟道长度与沟道宽度的比值的平方根与所述第六NMOS晶体管的沟道长度与沟道宽度的比值的平方根之和等于所述第七NMOS晶体管的沟道长度与沟道宽度的比值的平方根，所述第三PMOS晶体管和第四PMOS晶体管的结构和电学参数相同。
可选的，所述第一测试NMOS晶体管的沟道长度与沟道宽度的比值与所述第六NMOS晶体管的沟道长度与沟道宽度的比值相等，且等于所述第七NMOS晶体管的沟道长度与沟道宽度比值的四分之一。
可选的，所述比较单元包括第八NMOS晶体管、第九NMOS晶体管、第三电压输出端，其中，第八NMOS晶体管的栅极与第一电压输出端相连接，第八NMOS晶体管的衬底和源极与接地端相连接，第八NMOS晶体管的漏极与第九NMOS晶体管的源极和衬底相连接，第九NMOS晶体管的栅极与第二电压输出端相连接，第九NMOS晶体管的漏极与电源端相连接，第三电压输出端与第八NMOS晶体管的漏极相连接，第三电压输出端输出电压的为第一测试NMOS晶体管的阈值电压与第一参考NMOS晶体管的阈值电压之间的差值。
可选的，所述第八NMOS晶体管与第九NMOS晶体管的结构和电学参数相同。
可选的，所述第一参考NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第一测试NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第九NMOS晶体管均集成在同一半导体衬底上。
可选的，所述第一测试NMOS晶体管的栅极通过多层第一金属互联结构和第一顶层金属层与第五NMOS晶体管的栅极以及第六NMOS晶体管的衬底和源极相连。
可选的，所述天线的数量为多层，每层的天线通过对应层的第一金属互联结构与第一测试NMOS晶体管的栅极相连。
可选的，所述天线的材料为多晶硅或金属。
可选的，所述第一参考NMOS晶体管的栅极通过多层第二金属互联结构和第二顶层金属层与第二NMOS晶体管的栅极以及第三NMOS晶体管的衬底和源极相连。
可选的，所述比较单元为功率运算放大器构成的减法电路，检测的第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压分别输入运算放大器构成的减法电路的两个电压输入端，功率运算放大器构成的减法电路的输出端输出的电压即为第一测试NMOS晶体管的阈值电压与第一参考NMOS晶体管的阈值电压的差值。
可选的，所述功率运算放大器构成的减法电路集成在半导体衬底上。
本发明技术方案还提供了一种等离子体损伤检测的方法，包括：在所述半导体衬底上形成等离子体损伤检测结构，所述等离子体损伤检测结构包括：第一参考NMOS晶体管、第一测试NMOS晶体管、与第一测试NMOS晶体管相连的天线、第一阈值电压检测单元、第二阈值电压检测单元和比较单元；电源端提供电源电压；第一阈值电压检测单元检测第一参考NMOS晶体管的阈值电压，并将检测的第一参考NMOS晶体管的阈值电压输出给比较单元；第二阈值电压检测单元检测第一测试NMOS晶体管的阈值电压，并将检测的第一测试NMOS晶体管的阈值电压输出给比较单元；比较单元比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值，所述差值表示等离子体对栅介质层的损伤程度。
与现有技术相比，本发明技术方案具有以下优点：
第一阈值电压检测单元检测第一参考NMOS晶体管的阈值电压，并将检测的第一参考NMOS晶体管的阈值电压输出给比较单元，采用第二阈值电压检测单元检测第一测试NMOS晶体管的阈值电压，并将检测的第一测试NMOS晶体管的阈值电压输出给比较单元，比较单元比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值，所述差值表示等离子体对栅介质层的损伤程度。采用本发明的等离子体损伤检测装置进行检测时两个阈值电压可以通过检测单元同时获得，而不需要采用测试工具分别测试获得两个晶体管（损伤晶体管和对比晶体管）对应的阈值电压，检测方法较为简便，并且本发明的等离子体损伤检测装置可以集成的制作在半导体衬底上，可以很方便的实现等离子体损伤的在线检测。
附图说明
图1是现有技术等离子体损伤检测装置的结构示意图；
图2为本发明实施例等离子体损伤检测装置的结构示意图。
具体实施方式
现有进行等离子体损伤的检测时，需要人为的先采用测试工具测量等离子损伤检测装置中的NMOS晶体管（损伤晶体管）的阈值电压，然后再采用测试工具测试不具有天线的NMOS晶体管（对比晶体管）的阈值电压，接着再将获得的两个阈值电压进行比较，才能判断等离子体损伤对NMOS晶体管的影响，现有的等离子损伤的检测方法需要分别检测对应的NMOS晶体管的阈值电压，然后才能进行比较，检测过程较为复杂，不利于半导体制造过程中的等离子体损伤的在线检测。
发明人经过研究，发明人提出一种等离子体损伤检测装置及其检测方法，采用第一阈值电压检测单元检测第一参考NMOS晶体管的阈值电压，并将检测的第一参考NMOS晶体管的阈值电压输出给比较单元，采用第二阈值电压检测单元检测第一测试NMOS晶体管的阈值电压，并将检测的第一测试NMOS晶体管的阈值电压输出给比较单元，比较单元比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值，所述差值表示等离子体对栅介质层的损伤程度。采用本发明的等离子体损伤检测装置进行检测时两个阈值电压可以通过检测单元同时获得，而不需要采用测试工具分别测试获得两个晶体管（损伤晶体管和对比晶体管）对应的阈值电压，检测方法较为简便，并且本发明的等离子体损伤检测装置可以集成的制作在半导体衬底上，可以很方便的实现等离子体损伤的在线检测。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图2，图2为本发明实施例等离子体损伤检测装置的结构示意图。
参考图2，所述等离子体损伤检测装置，包括：第一参考NMOS晶体管Nr1；第一阈值电压检测单元21，用于检测第一参考NMOS晶体管Nr1的阈值电压，并从第一电压输出端out1输出检测的第一参考NMOS晶体管Nr1的阈值电压；第一测试NMOS晶体管Nt1；天线24，所述天线24与第一测试NMOS晶体管Nt1电连接，用于引入等离子体电荷以损伤第一测试NMOS晶体管Nt1的栅介质层；第二阈值电压检测单元22，用于检测第一测试NMOS晶体管Nt1的阈值电压，并从第二电压输出端out2输出检测的第一测试NMOS晶体管Nt1的阈值电压；比较单元23，用于接收从第一电压输出端out1输出的第一参考NMOS晶体管Nr1的阈值电压和第二电压输出端out2输出的第一测试NMOS晶体管Nt1的阈值电压，并比较第一参考NMOS晶体管Nr1的阈值电压和第一测试NMOS晶体管Nt1的阈值电压的大小，获得两者的差值。
具体的，所述第一阈值电压检测单元21包括：第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第一电压输出端out1，其中，第二NMOS晶体管N2的栅极与第一参考NMOS晶体管Nr1的栅极相连接，第二NMOS晶体管N2的源极与衬底以及第一参考NMOS晶体管Nr1的源极和衬底与接地端Vss相连接，第四NMOS晶体管N4的源极和衬底与第二NMOS晶体管N2的漏极相连接，第四NMOS晶体管N4的漏极与第一PMOS晶体管P1的漏极相连接，第一PMOS晶体管P1的衬底和源极与电源端Vdd相连接，第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极相连接，第二PMOS晶体管P2的源极和衬底与电源端Vdd相连接，第三NMOS晶体管N3的栅极和漏极与第二PMOS晶体管P2的漏极相连接，第三NMOS晶体管N3的衬底和源极与第一参考NMOS晶体管Nr1的漏极和栅极相连接，第一电压输出端out1与第二NMOS晶体管N2的漏极相连接，第一电压输出端out1输出第一参考NMOS晶体管Nr1的阈值电压。
其中，第一参考NMOS晶体管Nr1、第三NMOS晶体管N3和第四NMOS晶体管N4是长沟道器件，优选的，上述三者的沟道长度和沟道宽度的范围都是0.2微米到1微米。
对上述第一阈值电压检测单元21和第一参考NMOS晶体管Nr1构成的电路分析可知：
首先，根据MOS管在饱和区的特性和长沟理论，可得第三NMOS晶体管N3的栅电压表达式（1）和第四NMOS晶体管N4的栅源电压表达式（2）：
其中，Vg3为第三NMOS晶体管N3的栅电压（相对接地端的），Vgs1为第一参考NMOS晶体管Nr1的栅源电压，Vgs3为第三NMOS晶体管N3的栅源电压，Vgs4为第四NMOS晶体管N4的栅源电压，Vth1是第一参考NMOS晶体管Nr1的阈值电压，Vth3是第三NMOS晶体管N3的阈值电压，Vth4为第四NMOS晶体管N4的阈值电压，W1是第一参考NMOS晶体管Nr1的沟道宽度，L1是第一参考NMOS晶体管Nr1的沟道长度，W3是第三NMOS晶体管N3的沟道宽度，L3是第三NMOS晶体管N3的沟道长度，W4是第四NMOS晶体管N4的沟道宽度，L4是第四NMOS晶体管N4的沟道长度，I是电路中的特征电流，Cox单位面积电容；μn是载流子迁移率。
将表达式（1）减去表达式（2）得到表达式（3）：
由表达式（3）可知，由于第三NMOS晶体管N3和第四NMOS晶体管N4源极均是和衬底相连，两者的体效应被最小化，能够近似得到表达式（4）：
Vth3=Vth4 （4）
本实施例中，所述第一参考NMOS晶体管Nr1的沟道长度和宽度比值的平方根与第三NMOS晶体管N3的沟道长度和宽度比值的平方根之和等于第四NMOS晶体管N4的沟道长度和宽度比值的平方根，也就是满足表达式（5）的条件下：
优选的，第一参考NMOS晶体管Nr1、第三NMOS晶体管N3与第四NMOS晶体管N4之间的关系满足：
第一参考NMOS晶体管Nr1的沟道长度与沟道宽度的比值与N第三NMOS晶体管N3的沟道长度与沟道宽度的比值相等L1/W1=L3/W3，且为N第四NMOS晶体管N4的沟道长度与沟道宽度的比值的四分之一由表达式（6）表示：
4L1/W1=4L3/W3=L4/W4 （6）
将表达式（4）和表达式（5）代入表达式（3）可得表达式（7）：
Vg3-Vgs4=Vth1 （7）
由于第二PMOS晶体管P2和第一PMOS晶体管P1器件电学参数大小一致，其两者的栅极相互连接，故形成电流镜像对称。因此，流过第二PMOS晶体管P2和第一PMOS晶体管P1源漏的电流是等效的。于是，第二PMOS晶体管P2和第一PMOS晶体管P1的栅极-源极电压（Vgs）是等效的。这样一来，第三NMOS晶体管N3和第四NMOS晶体管N4栅极的电位是一样的（即Vg3=Vg4），于是得到第二NMOS晶体管N2的漏极与第四NMOS晶体管N4的源极和衬底之间的电压表达式（8）：
Vout=Vs4=Vg4-Vgs4=Vg3-Vgs4 （8）
将表达式（7）代入表达式（8）可得表达式（9）：
Vout=Vth1 （9）
上述表达式（9）表明第一参考NMOS晶体管Nr1的阈值电压与第二NMOS晶体管N2的漏极与第四NMOS晶体管N4的源极和衬底之间的电压输出值相等。因此电源端Vdd提供电源电压时，测量第一电压输出端out1（或者第二NMOS晶体管N2的漏极与第四NMOS晶体管N4的源极和衬底之间）输出的电压输出值Vout，就能够得到第一参考NMOS晶体管Nr1的阈值电压。
所述第一参考NMOS晶体管Nr1和第一阈值电压检测单元21中的第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1以及第二PMOS晶体管P2都集成制造在同一半导体衬底上，晶体管与晶体管之间通过共享的源漏区和多层金属互联结构实现相互电连接，各晶体管在半导体衬底上的布局在此不再赘述。
所述第二阈值电压检测单元22包括：第三PMOS晶体管N3、第四PMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7、第二电压输出端out2，其中，第五NMOS晶体管N5的栅极与第一测试NMOS晶体管Nt1的栅极相连接，第五NMOS晶体管N5的源极与衬底以及第一测试NMOS晶体管Nt1的源极和衬底与接地端Vss相连接，第七NMOS晶体管N7的源极和衬底与第五NMOS晶体管N5的漏极相连接，第七NMOS晶体管N7的漏极和栅极与第四PMOS晶体管P4的漏极相连接，第四PMOS晶体管P4的衬底和源极与电源端Vdd相连接，第四PMOS晶体管P4的栅极与第三PMOS晶体管P3的栅极相连接，第三PMOS晶体管P3的源极和衬底与电源端Vdd相连接，第六NMOS晶体管N6的栅极和漏极与第三PMOS晶体管P3的漏极相连接，第六NMOS晶体管N6的衬底和源极与第一测试NMOS晶体管Nt1的漏极和栅极相连接，第二电压输出端out2与第五NMOS晶体管N5的漏极相连接，第二电压输出端out输出第一测试NMOS晶体管Nt1的阈值电压。
第一测试NMOS晶体管Nt1和第二阈值电压检测单元22中的各晶体管与第一参考NMOS晶体管Nr1和第一阈值电压检测单元21中的各晶体管集成在同一半导体衬底上，第一测试NMOS晶体管Nt1和第二阈值电压检测单元22通过共享源漏区或多层金属互联结构实现相互之间的电连接，在具体的形成工艺中，相同类型的晶体管采用同一工艺步骤形成。所述第一测试NMOS晶体管Nt1的栅极还与天线24相连接，所述天线24在采用等离子体处理形成晶体管、其他半导体器件或互联结构的形成过程中，用于引入等离子体电荷以损伤第一测试NMOS晶体管Nt1的栅介质层。
所述天线24的材料为多晶硅或金属，所述天线24的材料为多晶硅时，天线可以与晶体管的栅极在同一步骤中形成；所述天线24材料为金属时，比如：铜、铝或钨，所述天线可以在形成金属互联层时形成。在本发明的其他实施例中，也可以将栅极上的接触区、与栅极连接的介质层的导电插塞作为天线。本实施例中，所述天线24通过金属线和/导电插塞与第一测试NMOS晶体管Nt1的栅极相连，所述天线24的结构为梳状结构，所述梳状机构通过刻蚀多晶硅层或金属层形成，以使天线更好的收集等离子体电荷。在本发明其他实施例中，所述天线24还可以为其他形状，比如：块状、环状或不规则形状。
在优选的实施例中，所述第一测试NMOS晶体管Nt1的栅极通过多层第一金属互联结构203和第一顶层金属层204与第五NMOS晶体管N5的栅极以及第六NMOS晶体管N6的衬底和源极相连，每一层第一金属互联结构203包括导电插塞201和与导电插塞201相邻的金属线202，所述天线24的数量为多层，每层的天线通过对应层的第一金属互联结构203与第一测试NMOS晶体管Nt1的栅极相连，使得多层天线24都可以吸收等离子体处理时的等离子体电荷，有利于检测不同制作工艺条件下的等离子体损伤。
相对应的，第一阈值电压检测单元21中的第一参考NMOS晶体管Nr1的栅极通过多层第二金属互联结构和第二顶层金属层（图中未示出）与第二NMOS晶体管N2的栅极以及第三NMOS晶体管N3的衬底和源极相连，第二金属互联结构的层数与第一金属互联结构203的层数相同，以最大程度的减小第一阈值电压检测单元21与第二阈值电压检测单元22之间由于互联结构带来的差异，提高检测的准确性。
本实施例中，第一测试NMOS晶体管Nt1、第六NMOS晶体管N6和第七NMOS晶体管N7是长沟道器件，优选的，上述三者的沟道长度和沟道宽度的范围都是0.2微米到1微米，并且，所述第一测试NMOS晶体管Nt1的沟道长度与沟道宽度的比值的平方根与所述第六NMOS晶体管N6的沟道长度与沟道宽度的比值的平方根之和等于所述第七NMOS晶体管N7的沟道长度与沟道宽度的比值的平方根，所述第三PMOS晶体管P3和第四PMOS晶体管P4的结构和电学参数相同。较佳的，所述第一测试NMOS晶体管Nt1的沟道长度与沟道宽度的比值与所述第六NMOS晶体管N6的沟道长度与沟道宽度的比值相等，且等于所述第七NMOS晶体管N7的沟道长度与沟道宽度比值的四分之一。与第一阈值电压检测单元21检测第一参考NMOS晶体管Nr1的阈值电压的原理相同，当电源端Vdd提供电源电压时，测量第二电压输出端out2输出的电压输出值，就能够得到待测的第一参考NMOS晶体管Nr1的阈值电压，即第二电压输出端out2输出的电压值为第一参考NMOS晶体管Nr1的阈值电压。
所述比较单元23包括第八NMOS晶体管N8、第九NMOS晶体管N9、第三电压输出端out3，其中，第八NMOS晶体管N8的栅极与第一电压输出端out1相连接，第八NMOS晶体管N8的衬底和源极与接地端Vss相连接，第八NMOS晶体管N8的漏极与第九NMOS晶体管N9的源极和衬底相连接，第九NMOS晶体管N9的栅极与第二电压输出端out2相连接，第九NMOS晶体管N9的漏极与电源端Vdd相连接，第三电压输出端out3与第八NMOS晶体管N8的漏极相连接，第三电压输出端out3输出的电压的为第一测试NMOS晶体管Nt1的阈值电压与第一参考NMOS晶体管Nr1的阈值电压之间的差值。
所述第八NMOS晶体管N8与第九NMOS晶体管N9的结构和电学参数相同，第八NMOS晶体管N8与第九NMOS晶体管N9和第二阈值电压检测单元22中的晶体管也是集成在一个半导体衬底上。
所述比较单元23中，第八NMOS晶体管N8的栅源电压表达式（10）和第九NMOS晶体管N9的栅源电压表达式（11）：
Vgs8=Vg8-Vs8=Vg8-0=Vthnr1 （10）
Vgs9=Vg9-Vs9=Vg9-Vout3=Vthnt1-Vout3 （11）
其中，Vgs8为第八NMOS晶体管N8的栅源电压，Vg8为第八NMOS晶体管N8的栅极电压，Vs8为第八NMOS晶体管N8的源极电压，Vthnr1为第一电压输出端out1输出的第一参考NMOS晶体管Nr1的阈值电压，Vgs9为第九NMOS晶体管N9的栅源电压，Vg9为第九NMOS晶体管N9的栅极电压，Vs9为第九NMOS晶体管N9的源极电压，Vthnt1为第二电压输出端out2输出的第一测试NMOS晶体管Nt1的阈值电压，Vout3为第三电压输出端out3输出的电压。
另外根据MOS管在饱和区的特性和长沟理论，第八NMOS晶体管N8与第九NMOS晶体管N9还满足式（12）
其中，Vgs是NMOS晶体管的栅源电压，Vth是NMOS晶体管的阈值电压，W是NMOS晶体管的沟道宽度，L是NMOS晶体管的沟道长度，Cox单位面积电容，μn是载流子迁移率，I是电路中的特征电流。由于所述第八NMOS晶体管N8与第九NMOS晶体管N9的结构和电学参数相同，因此第八NMOS晶体管N8与第九NMOS晶体管N9的阈值电压Vth、沟道长度L、沟道宽度W、单位面积电容Cox和载流子迁移率μn会相等，另外，由于第八NMOS晶体管N8与第九NMOS晶体管N9是串联的，因此流过第八NMOS晶体管N8与第九NMOS晶体管N9的电流I时相等的，从而可以得到比较单元23中所述第八NMOS晶体管N8的栅源电压Vgs8与第九NMOS晶体管N9栅源电压Vgs9是相等的，因此从式（11）和式（12）可以得到式（14）：
Vthnr1=Vthnt1-Vout3 （14）
式（14）变换即可得到式（15）：
Vout3=Vthnt1-Vthnr1 （15）
因此，从第三电压输出端out3输出的电压Vout3即为第一测试NMOS晶体管Nt1的阈值电压与第一参考NMOS晶体管Nr1的阈值电压的差值，本发明实施例中，当电源端Vdd提供电源电压时，只需通过测试第三电压输出端out3的输出电压值即可获得第一测试NMOS晶体管Nt1的阈值电压与第一参考NMOS晶体管Nr1的阈值电压的差值。通过差值的大小即可判断在半导体的制作过程中等离子体损伤对NMOS晶体管的影响大小，简单方便。
在本发明的其他实施例中，所述比较单元23还可以由现有的功率运算放大器构成的减法电路构成，第一电压输出端out1和第二电压输出端out2分别与功率运算放大器构成的减法电路的两个电压输入端相连接，功率运算放大器构成的减法电路输出端输出的电压即为第一测试NMOS晶体管Nt1的阈值电压与第一参考NMOS晶体管Nr1的阈值电压的差值。在具体的制作工艺中，可以将功率运算放大器构成的减法电路构成的减法电路集成在半导体衬底上，以实现在线的检测。
本发明实施例中还提供了一种采用上述等离子体检测装置进行检测的方法，包括：在所述半导体衬底上形成上述等离子体损伤检测结构；电源端Vdd提供电源电压；第一阈值电压检测单元21检测第一参考NMOS晶体管Nr1的阈值电压，并将检测的第一参考NMOS晶体管Nr1的阈值电压输出给比较单元23；第二阈值电压检测单元22检测第一测试NMOS晶体管Nt1的阈值电压，并将检测的第一测试NMOS晶体管Nt1的阈值电压输出给比较单元23；比较单元23比较第一参考NMOS晶体管Nr1的阈值电压和第一测试NMOS晶体管Nt1的阈值电压的大小，获得两者的差值，所述差值表示等离子体对栅介质层的损伤程度。相对于现有技术需要分别测量获得两个阈值电压值然后再进行比较的方法，本发明实施例的方向简单方便，并且能较方便的实现半导体制造过程中的等离子损伤的在线检测。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种等离子体损伤检测结构，其特征在于，包括：
第一参考NMOS晶体管；
第一阈值电压检测单元，用于检测第一参考NMOS晶体管的阈值电压，并输出检测的第一参考NMOS晶体管的阈值电压；
第一测试NMOS晶体管；
天线，所述天线与第一测试NMOS晶体管电连接，用于引入等离子体电荷以损伤第一测试NMOS晶体管的栅介质层；
第二阈值电压检测单元，用于检测第一测试NMOS晶体管的阈值电压，并输出检测的第一测试NMOS晶体管的阈值电压；
比较单元，用于比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值。
2.如权利要求1所述的等离子体损伤检测结构，其特征在于，所述第一阈值电压检测单元包括：第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第一电压输出端，其中，第二NMOS晶体管的栅极与第一参考NMOS晶体管的栅极相连接，第二NMOS晶体管的源极与衬底以及第一参考NMOS晶体管的源极和衬底与接地端相连接，第四NMOS晶体管的源极和衬底与第二NMOS晶体管的漏极相连接，第四NMOS晶体管的栅极和漏极与第一PMOS晶体管的漏极相连接，第一PMOS晶体管的衬底和源极与电源端相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的栅极相连接，第二PMOS晶体管的源极和衬底与电源端相连接，第三NMOS晶体管的栅极和漏极与第二PMOS晶体管的漏极相连接，第三NMOS晶体管的衬底和源极与第一参考NMOS晶体管的漏极和栅极相连接，第一电压输出端与第二NMOS晶体管的漏极相连接，第一电压输出端输出第一参考NMOS晶体管的阈值电压。
3.如权利要求2所述的等离子体损伤检测结构，其特征在于，所述第一参考NMOS晶体管的沟道长度与沟道宽度的比值的平方根与所述第三NMOS晶体管的沟道长度与沟道宽度的比值的平方根之和等于所述第四NMOS晶体管的沟道长度与沟道宽度的比值的平方根，所述第一PMOS晶体管和第二PMOS晶体管的结构和电学参数相同。
4.如权利要求3所述的等离子体损伤检测结构，其特征在于，所述第一参考NMOS晶体管的沟道长度与沟道宽度的比值与所述第三NMOS晶体管的沟道长度与沟道宽度的比值相等，且等于所述第四NMOS晶体管的沟道长度与沟道宽度比值的四分之一。
5.如权利要求1所述的等离子体损伤检测结构，其特征在于，所述第二阈值电压检测单元包括：第三PMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第二电压输出端，其中，第五NMOS晶体管的栅极与第一测试NMOS晶体管的栅极相连接，第五NMOS晶体管的源极和衬底以及第一测试NMOS晶体管的源极和衬底与接地端相连接，第七NMOS晶体管的源极和衬底与第五NMOS晶体管的漏极相连接，第七NMOS晶体管的栅极和漏极与第四PMOS晶体管的漏极相连接，第四PMOS晶体管的衬底和源极与电源端相连接，第四PMOS晶体管的栅极与第三PMOS晶体管的栅极相连接，第三PMOS晶体管的源极和衬底与电源端相连接，第六NMOS晶体管的栅极和漏极与第三PMOS晶体管的漏极相连接，第六NMOS晶体管的衬底和源极与第一测试NMOS晶体管的漏极和栅极相连接，第二电压输出端与第五NMOS晶体管的漏极相连接，第二电压输出端输出第一测试NMOS晶体管的阈值电压。
6.如权利要求5所述的等离子体损伤检测结构，其特征在于，所述第一测试NMOS晶体管的沟道长度与沟道宽度的比值的平方根与所述第六NMOS晶体管的沟道长度与沟道宽度的比值的平方根之和等于所述第七NMOS晶体管的沟道长度与沟道宽度的比值的平方根，所述第三PMOS晶体管和第四PMOS晶体管的结构和电学参数相同。
7.如权利要求6所述的等离子体损伤检测结构，其特征在于，所述第一测试NMOS晶体管的沟道长度与沟道宽度的比值与所述第六NMOS晶体管的沟道长度与沟道宽度的比值相等，且等于所述第七NMOS晶体管的沟道长度与沟道宽度比值的四分之一。
8.如权利要求2或5所述的等离子体损伤检测结构，其特征在于，所述比较单元包括第八NMOS晶体管、第九NMOS晶体管、第三电压输出端，其中，第八NMOS晶体管的栅极与第一电压输出端相连接，第八NMOS晶体管的衬底和源极与接地端相连接，第八NMOS晶体管的漏极与第九NMOS晶体管的源极和衬底相连接，第九NMOS晶体管的栅极与第二电压输出端相连接，第九NMOS晶体管的漏极与电源端相连接，第三电压输出端与第八NMOS晶体管的漏极相连接，第三电压输出端输出电压的为第一测试NMOS晶体管的阈值电压与第一参考NMOS晶体管的阈值电压之间的差值。
9.如权利要求8所述的等离子体损伤检测结构，其特征在于，所述第八NMOS晶体管与第九NMOS晶体管的结构和电学参数相同。
10.如权利要求8所述的等离子体损伤检测结构，其特征在于，所述第一参考NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第一测试NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第九NMOS晶体管均集成在同一半导体衬底上。
11.如权利要求10所述的等离子体损伤检测结构，其特征在于，所述第一测试NMOS晶体管的栅极通过多层第一金属互联结构和第一顶层金属层与第五NMOS晶体管的栅极以及第六NMOS晶体管的衬底和源极相连。
12.如权利要求11所述的等离子体损伤检测结构，其特征在于，所述天线的数量为多层，每层的天线通过对应层的第一金属互联结构与第一测试NMOS晶体管的栅极相连。
13.如权利要求11所述的等离子体损伤检测结构，其特征在于，所述天线的材料为多晶硅或金属。
14.如权利要求10所述的等离子体损伤检测结构，其特征在于，所述第一参考NMOS晶体管的栅极通过多层第二金属互联结构和第二顶层金属层与第二NMOS晶体管的栅极以及第三NMOS晶体管的衬底和源极相连。
15.如权利要求1所述的等离子体损伤检测结构，其特征在于，所述比较单元为功率运算放大器构成的减法电路，检测的第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压分别输入运算放大器构成的减法电路的两个电压输入端，功率运算放大器构成的减法电路的输出端输出的电压即为第一测试NMOS晶体管的阈值电压与第一参考NMOS晶体管的阈值电压的差值。
16.如权利要求15所述的等离子体损伤检测结构，其特征在于，所述功率运算放大器构成的减法电路集成在半导体衬底上。
17.一种等离子体损伤检测的方法，特征在于，包括:
在半导体衬底上形成等离子体损伤检测结构，所述等离子体损伤检测结构包括：第一参考NMOS晶体管、第一测试NMOS晶体管、与第一测试NMOS晶体管相连的天线、第一阈值电压检测单元、第二阈值电压检测单元和比较单元；
电源端提供电源电压；
第一阈值电压检测单元检测第一参考NMOS晶体管的阈值电压，并将检测的第一参考NMOS晶体管的阈值电压输出给比较单元；
第二阈值电压检测单元检测第一测试NMOS晶体管的阈值电压，并将检测的第一测试NMOS晶体管的阈值电压输出给比较单元；
比较单元比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值，所述差值表示等离子体对栅介质层的损伤程度。
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