CN104101823A - 半导体测试结构及测试方法 - Google Patents

Abstract

一种半导体测试结构及测试方法，所述半导体测试结构包括：待测试PMOS晶体管的源极、漏极与第一测试端和第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，所述控制NMOS晶体管的栅极与第二测试端相连接。当第三测试端施加负的应力偏压时，利用所述加热单元进行加热，就能模拟真实芯片中高阻器件对附近的MOS晶体管的加热影响，使得测试结果更精确。

Description

半导体测试结构及测试方法

技术领域

本发明涉及半导体技术，特别涉及一种半导体测试结构及测试方法。

背景技术

随着半导体集成电路的集成度越来越高，对晶体管性能的要求也日益增高，因此，对于晶体管可靠性的要求随之提高。在CMOS工艺中，在对于PMOS晶体管的可靠性进行评价时，负偏压温度不稳定性（Negative Bias TemperatureInstability，NBTI）是一个主要的评价因素。负偏压温度不稳定性是指PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和漏极电流发生漂移的现象。随着半导体器件尺寸的减小，NBTI特性也越来越明显。所述NBTI特性会使得PMOS晶体管的阈值电压（Vt）绝对值和线性区漏极电流（Idlin）的绝对值的增大，并引起饱和漏极电流和跨导绝对值的减小。这些器件参数的变化会降低PMOS晶体管的速度，并加大晶体管间的失配性，最终导致电路失效。

现有技术公开了一种负偏压温度不稳定性的测试方法，具体包括：对施加在具有电压应力的应力器件和参考器件上的电压进行配置，且所述参考器件的栅源电压为0V，测量所述应力器件和参考器件的饱和源漏电流，判断所述应力器件是否因为负偏压温度不稳定性导致阈值电压退化。但利用所述负偏压温度不稳定性的测试方法精度较低。

发明内容

本发明解决的问题是提供一种半导体测试结构及测试方法，使得对PMOS晶体管的负偏压温度不稳定性的测试结果更加精确。

为解决上述问题，本发明技术方案提供了一种半导体测试结构，包括：第一测试端、第二测试端、第三测试端、待测试PMOS晶体管、控制NMOS晶体管、加热单元和调节电阻；所述待测试PMOS晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；所述加热单元围绕所述待测试PMOS晶体管设置，用于对待测试PMOS晶体管进行加热，所述调节电阻用于调节施加在所述加热单元两端的电压，所述控制NMOS晶体管用于控制加热单元是否进行加热，所述加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，且所述控制NMOS晶体管位于串联结构靠近第三测试端的一端，所述控制NMOS晶体管的栅极与第二测试端相连接。

可选的，所述加热单元位于围绕待测试PMOS晶体管设置的隔离结构表面，使得所述加热单元与所述待测试PMOS晶体管电学隔离。

可选的，所述加热单元位于围绕待测试PMOS晶体管设置的半导体衬底内，且所述加热单元与所述待测试PMOS晶体管电学隔离。

可选的，所述加热单元的图形的形状为蛇形或螺旋形。

可选的，当所述加热单元的图形的形状为螺旋形时，所述螺旋形的圈数为1～5圈。

可选的，所述加热单元与所述待测试PMOS晶体管之间的间距为最小设计尺寸。

可选的，所述控制NMOS晶体管、待测试PMOS晶体管为增强型MOS晶体管。

可选的，当所述加热单元的电阻值为R1，待测试PMOS晶体管的栅极施加的应力电压的电压值为Vstress，待测试PMOS晶体管的栅极施加的工作电压的电压值为Vop，所述调节电阻的电阻值R0=R1×（Vstress-Vop）/Vop。

可选的，所述控制NMOS晶体管的阈值电压的绝对值大于所述待测试PMOS晶体管的阈值电压的绝对值。

本发明技术方案提供了一种采用所述半导体测试结构的测试方法，包括：第一测试端、第二测试端接地，待测试PMOS晶体管的衬底接地，在第三测试端施加应力电压，控制NMOS晶体管的沟道区导通，利用加热单元对待测试PMOS晶体管进行加热，同时在待测试PMOS晶体管的栅极施加应力电压，使得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移；第一测试端接地，待测试PMOS晶体管的衬底接地，在第二测试端施加工作电压，在第三测试端施加工作电压，使得所述控制NMOS晶体管的沟道区关断，加热单元停止加热，检测所述待测试PMOS晶体管的电学参数。

可选的，将所述测得的待测试PMOS晶体管的电学参数与标准电学参数进行比较，获得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量。

可选的，所述应力电压的大小为-1V～-10V。

可选的，所述工作电压为负的工作电压。

可选的，所述应力电压的绝对值大于待测试PMOS晶体管的工作电压的绝对值。

可选的，所述电学参数为饱和漏极电流和阈值电压。

与现有技术相比，本发明具有以下优点：

由于现有的对MOS晶体管进行负偏压温度不稳定性测试时，测试的环境温度与实际工作状态的环境温度不同，使得测得的负偏压温度不稳定性测试的测试结果与实际情况相差较大。而本发明实施例在施加负的应力偏压时，利用所述加热单元进行加热，就能模拟真实芯片中高阻器件对附近的MOS晶体管的加热影响，且当需要对待测试PMOS晶体管进行电学参数测试时，只需要改变测试端的电压，就加热单元就停止加热，所述加热单元不会影响待测试PMOS晶体管的电学参数检测。且只需要利用所述一个所述半导体测试结构可以对待测试PMOS晶体管的栅极施加应力电压和对待测试PMOS晶体管进行电学参数检测，不需要再利用其他装置，有利于降低测试成本。

附图说明

图1是现有技术中不同环境温度下待测试的PMOS晶体管的阈值电压漂移值与时间的关系示意图；

图2～图4是本发明实施例的半导体测试结构的结构示意图；

图5是本发明实施例的测试方法的流程示意图。

具体实施方式

发明人发现，利用现有技术的测试方法进行负偏压温度不稳定性测试的测试结果与实际情况相差较大，经过研究后发现：这主要是因为环境温度对待测试的PMOS晶体管的负偏压温度不稳定性有很大的影响。请参考图1，为不同环境温度下待测试的PMOS晶体管的阈值电压漂移值与时间的关系示意图，其中，按箭头从下到上依次是环境温度为25℃、50℃、75℃、100℃、125℃、150℃、175℃和200℃的情况下测得的阈值电压退化幅度与时间的关系曲线。从图中可以很明显的看到，环境温度越高，阈值电压退化幅度越大。对于集成电路的核心器件（Core Device）区，由于器件较密集，高阻器件较多，且工作电压都较高，使得核心器件区的温度很高，通常可以达到125℃以上，而现有技术的测试结构对应的器件密度相对较小，所述器件产生的热量不及散失的热量多，使得进行负偏压温度不稳定性测试通常是在常温下进行测试，使得测得的负偏压温度不稳定性测试的测试结果与实际情况相差较大。

为此，发明人经过研究，提出了一种半导体测试装置及测试方法，所述半导体测试装置包括：第一测试端、第二测试端、第三测试端、待测试PMOS晶体管、控制NMOS晶体管、加热单元和调节电阻；待测试PMOS晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试端相连接，待测试PMOS晶体管的栅极与第三测试端相连接；加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述控制NMOS晶体管的栅极与第二测试端相连接。当第一测试端、第二测试端接地，待测试PMOS晶体管的衬底接地，在第三测试端施加应力电压，控制NMOS晶体管的沟道区导通，利用加热单元对待测试PMOS晶体管进行加热，且在待测试PMOS晶体管的栅极施加应力电压，使得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移；然后第一测试端接地，待测试PMOS晶体管的衬底接地，在第二测试端施加工作电压，在第三测试端施加工作电压，使得所述控制NMOS晶体管的沟道区关断，所述待测试PMOS晶体管的沟道区导通，从而检测待测试PMOS晶体管的电学参数。

由于对待测试PMOS晶体管的栅极施加应力电压的同时对待测试PMOS晶体管进行加热，使得进行应力测试的环境更接近于集成电路中器件的工作环境，使得最终的测试结果更接近于实际情况。当需要对待测试PMOS晶体管进行电学参数检测时，只需要改变测试端的电压，就加热单元就停止加热，所述加热单元不会影响待测试PMOS晶体管的电学参数检测。且本发明的半导体测试结构不需要提供额外的加热装置（例如加热炉），利用所述一个半导体测试结构可以对待测试PMOS晶体管的栅极施加电压应力和对待测试PMOS晶体管进行电学参数检测，不需要再利用其他装置，有利于降低测试成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例首先提供了一种半导体测试结构，请参考图2，为本发明实施例的半导体测试结构的结构示意图，具体包括：第一测试端S1、第二测试端S2、第三测试端S3、待测试PMOS晶体管10、控制NMOS晶体管20、加热单元30和调节电阻40；所述待测试PMOS晶体管10的源极、漏极的其中一端与第一测试端S1相连接，另一端与第二测试端S2相连接，所述待测试PMOS晶体管10的栅极与第三测试端S3相连接，所述待测试PMOS晶体管10的衬底接地；所述加热单元30、调节电阻40和控制NMOS晶体管20的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端S1相连接，所述串联结构的另一端与第三测试端S3相连接，且所述控制NMOS晶体管20位于串联结构靠近第三测试端S3的一端，所述控制NMOS晶体管20的栅极与第二测试端S2相连接，所述控制NMOS晶体管20的衬底与源极相连接。

在本实施例中，所述加热单元30的一端与第一测试端S1相连接，所述加热单元30的另一端与调节电阻40的一端相连接，所述调节电阻40的另一端与控制NMOS晶体管20的漏极相连接，所述控制NMOS晶体管20的源极与第三测试端S3相连接，形成串联结构。当所述控制NMOS晶体管的沟道区导通时，所述加热单元30开始加热。当所述控制NMOS晶体管的沟道区关闭时，所述加热单元30停止加热。

在其他实施例中，所述串联结构也可以为调节电阻、加热单元、控制NMOS晶体管的源漏极依次串联，所述调节电阻与第一测试端相连接，所述控制NMOS晶体管的源极与第三测试端相连接。

所述加热单元30为高阻的导电材料，所述高阻导电材料为多晶硅或TiN等高阻材料，利用所述加热单元30对待测试PMOS晶体管10进行加热，使得所述待测试PMOS晶体管10可以在与正常工作时具有相仿温度的环境中进行负偏压温度不稳定性测试，避免了测试和正常工作时不同温度对负偏压温度不稳定性测试的影响，使得最终测得的测试结果更符合实际情况，测试结果更精确。

请参考图3和图4，图3为本发明实施例的待测试PMOS晶体管10与加热单元30之间的俯视结构示意图，图4为图3中沿AA′线方向的待测试PMOS晶体管10与加热单元30之间的剖面结构示意图，具体包括：位于半导体衬底01表面的待测试PMOS晶体管10，位于所述待测试PMOS晶体管10周围的隔离结构15，利用所述隔离结构15将所述待测试PMOS晶体管10与其他半导体器件电学隔离，所述隔离结构15为浅沟槽隔离结构或利用硅的局部氧化（LOCOS）工艺形成的氧化硅层；位于所述隔离结构15表面且围绕所述待测试PMOS晶体管10的加热单元30。在本实施例中，所述加热单元30的俯视图形为螺旋形，所述螺旋形包括圆形螺旋或方形螺旋，所述螺旋的圈数范围为1圈～5圈，且所述待测试PMOS晶体管10位于所述螺旋的中心位置。所述螺旋形的加热单元30的一端与调节电阻40相连接，所述螺旋形的加热单元30的另一端与第一测试端S1相连接。

在其他实施例中，所述加热单元的俯视图形为蛇形，且所述待测试PMOS晶体管位于所述蛇形的加热单元中间，所述蛇形加热单元的两端、调节电阻、控制NMOS晶体管的源漏极互相串联后与第一测试端、第三测试端相连接，利用所述蛇形的加热单元对测试PMOS晶体管进行加热。由于所述加热单元的图形（螺旋形或蛇形）都围绕所述待测试PMOS晶体管，使得所述待测试PMOS晶体管受热均匀。

在其他实施例中，所述加热单元位于半导体衬底内的沟槽中，且所述沟槽侧壁具有绝缘层，使得所述加热单元与半导体衬底表面的待测试PMOS晶体管电学隔离，且所述加热单元的俯视形状为蛇形或螺旋形，所述待测试PMOS晶体管位于加热单元的正中间，使得所述待测试PMOS晶体管受热均匀。

在本实施例中，所述加热单元30与所述待测试PMOS晶体管10之间的间距、所述待测试PMOS晶体管10与隔离结构15边缘之间的间距、所述隔离结构15边缘与所述加热单元30之间的间距都为最小设计尺寸，使得加热单元30产生的热量能最大限度地提高待测试PMOS晶体管10的温度。所述最小设计尺寸即为版图设计时不同结构之间的最小尺寸。由于最小设计尺寸受到不同器件的物理特性和不同阶段的工艺限制，因此，在本实施例中，所述最小设计尺寸即为待测试MOS晶体管形成工艺对应的设计规则中的最小设计尺寸，使得加热单元传送给待测试PMOS晶体管10的热量与正常工作时PMOS晶体管获得热量大致相当。

请参考图2，所述调节电阻40用于调节施加在所述加热单元30两端的电压值。由于在集成电路中产生的热量源主要为多晶硅电阻、多晶硅的栅极、源漏之间的沟道区等半导体结构，在工作时所述半导体结构两端施加的电压为集成电路的工作电压，因此，为了使加热单元30产生的热量尽可能与实际集成电路工作时MOS晶体管周围的器件产生的热量相当，使得本发明实施例的待测试PMOS晶体管10在进行负偏压温度不稳定性测试时的环境温度与正常工作时MOS晶体管的环境温度相当。为此，本发明实施例通过控制调节电阻40的电压大小，调节加热单元30两端的电压值，使得所述加热单元30两端的电压值等于集成电路的工作电压。

在本实施例中，所述待测试PMOS晶体管10、控制NMOS晶体管20都为增强型MOS晶体管，使得当第二测试端S2、第三测试端S3接地时，对应的控制NMOS晶体管20、待测试PMOS晶体管10都处于关闭状态。通过控制所述第二测试端S2、第三测试端S3接地或施加工作电压，从而控制待测试PMOS晶体管10、控制NMOS晶体管20的开启或关闭，测试较为简单。在其他实施例中，所述待测试PMOS晶体管、控制NMOS晶体管也可以为耗尽型MOS晶体管。

本发明实施例还提供了一种采用上述半导体测试结构的测试方法，请参考图5，为所述测试方法的流程示意图，具体包括：

步骤S101，第一测试端、第二测试端接地，待测试PMOS晶体管的衬底接地，在第三测试端施加应力电压，控制NMOS晶体管的沟道区导通，利用加热单元对待测试PMOS晶体管进行加热，同时在待测试PMOS晶体管的栅极施加应力电压，使得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移；

步骤S102，第一测试端接地，待测试PMOS晶体管的衬底接地，在第二测试端施加工作电压，在第三测试端施加工作电压，使得所述控制NMOS晶体管的沟道区关断，加热单元停止加热，检测所述待测试PMOS晶体管的电学参数；

步骤S103，将所述测得的待测试PMOS晶体管的电学参数与标准电学参数进行比较，获得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量。

具体的，请参考图2，所述第一测试端S1、第二测试端S2接地，待测试PMOS晶体管10的衬底接地，在第三测试端S3施加应力电压，所述应力电压为负值，且所述应力电压的绝对值大于所述待测试PMOS晶体管的工作电压的绝对值且大于控制NMOS晶体管的工作电压的绝对值。在本实施例中，所述应力电压的大小为-1V～-10V，且小于栅介质层的击穿电压。由于所述控制NMOS晶体管20的栅源电压为1V～10V，所述控制NMOS晶体管20导通，对应的加热单元30对待测试PMOS晶体管10进行加热。由于所述应力电压的绝对值大于控制NMOS晶体管的工作电压的绝对值，因此，在本发明实施例中，将所述应力电压施加在控制NMOS晶体管的栅极时，为了避免由于栅极电压过大发生热载流子注入效应，所述控制NMOS晶体管的沟道区的长度大于待测试PMOS晶体管的沟道区的长度，从而可以避免短沟道效应，避免控制NMOS晶体管由于短沟道效应导致热载流子注入，影响最终的测试结果。

为了使得本发明实施例的待测试PMOS晶体管10在进行负偏压温度不稳定性测试时的环境温度与正常工作时MOS晶体管的环境温度相当，需要调节加热单元30两端的电压值，使得所述加热单元30两端的电压值等于集成电路的工作电压。在本实施例中，当第一测试端S1和第三测试端S3之间的电压为Vstress，所述调节电阻的电阻值为R0，所述加热单元的电阻值为R1，若需使得加热单元30两侧的电压为Vop，所述Vop为所述待测试PMOS晶体管的栅极施加的工作电压的电压值，则Vstress/Vop=（R0+R1）/R1，即R0=R1×（Vstress-Vop）/Vop。当所述调节电阻的电阻值R0=R1×（Vstress-Vop）/Vop，即可使得待测试PMOS晶体管10在进行负偏压温度不稳定性测试时的环境温度与正常工作时MOS晶体管的环境温度相当。

在利用加热单元30对待测试PMOS晶体管10进行加热的同时，由于第三测试端S3施加应力电压，使得待测试PMOS晶体管10的栅极施加有应力电压，同时所述待测试PMOS晶体管10的源极、漏极和衬底接地，待测试PMOS晶体管受到负偏压的电压应力测试，在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和漏极电流发生漂移。且由于所述进行负偏压的电压应力测试时环境温度与正常工作时的环境温度一致，使得最终获得的由于负偏压温度不稳定性导致电学参数发生漂移的漂移量与实际情况相一致。

在所述待测试PMOS晶体管10的栅极施加一段时间的负的应力电压后，待测试PMOS晶体管10的电学参数发生了漂移。然后第二测试端S2从接地变为施加工作电压，第三测试端S3从施加应力电压变为施加工作电压，且第一测试端接地，待测试PMOS晶体管的衬底接地，使得所述控制NMOS晶体管的沟道区关断，加热单元停止加热。由于当需要对待测试PMOS晶体管进行电学参数检测时，加热单元停止加热，所述加热单元不会影响待测试PMOS晶体管的电学参数检测。在本实施例中，所述工作电压为负的工作电压，一般为-0.8V～-2.5V，所述工作电压为待测试PMOS晶体管对应的集成电路的工作电压。

同时，由于待测试PMOS晶体管的栅极施加工作电压，所述工作电压大于待测试PMOS晶体管的阈值电压，使得所述待测试PMOS晶体管的沟道区开启，对所述待测试PMOS晶体管的电学参数进行检测。所述电学参数为待测试PMOS晶体管的饱和漏极电流、亚阈漏极电流和阈值电压等MOS晶体管的电流电压参数。

然后，将所述测得的待测试PMOS晶体管的电学参数与标准电学参数进行比较，获得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量，从而检测出不同的待测试PMOS晶体管因负偏压温度不稳定性导致电学参数的退化幅度。所述标准电学参数为待测试PMOS晶体管进行负偏压温度不稳定性测试之前，先在常温下对待测试PMOS晶体管测试获得的电学参数。由于负偏压温度不稳定性测试前后的待测试PMOS晶体管的电学参数都是在不加热、常温的状态下测得，避免温度对先后测得的电学参数的影响，使得最终获得的结果更加精确。

综上，由于现有的对MOS晶体管进行负偏压温度不稳定性测试时，测试的环境温度与实际工作状态的环境温度不同，使得测得的负偏压温度不稳定性测试的测试结果与实际情况相差较大。而本发明实施例在施加负的应力偏压时，利用所述加热单元进行加热，就能模拟真实芯片中高阻器件对附近的MOS晶体管的加热影响，且当需要对待测试PMOS晶体管进行电学参数检测时，只需要改变测试端的电压，就加热单元就停止加热，所述加热单元不会影响待测试PMOS晶体管的电学参数检测。且只需要利用所述一个所述半导体测试结构可以对待测试PMOS晶体管的栅极施加电压应力和对待测试PMOS晶体管进行电学参数检测，不需要再利用其他装置，有利于降低测试成本。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种半导体测试结构，其特征在于，包括：

第一测试端、第二测试端、第三测试端、待测试PMOS晶体管、控制NMOS晶体管、加热单元和调节电阻；

所述待测试PMOS晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；

所述加热单元围绕所述待测试PMOS晶体管设置，用于对待测试PMOS晶体管进行加热，所述调节电阻用于调节施加在所述加热单元两端的电压，所述控制NMOS晶体管用于控制加热单元是否进行加热，所述加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，且所述控制NMOS晶体管位于串联结构靠近第三测试端的一端，所述控制NMOS晶体管的栅极与第二测试端相连接。

2.如权利要求1所述的半导体测试结构，其特征在于，所述加热单元位于围绕待测试PMOS晶体管设置的隔离结构表面，使得所述加热单元与所述待测试PMOS晶体管电学隔离。

3.如权利要求1所述的半导体测试结构，其特征在于，所述加热单元位于围绕待测试PMOS晶体管设置的半导体衬底内，且所述加热单元与所述待测试PMOS晶体管电学隔离。

4.如权利要求1所述的半导体测试结构，其特征在于，所述加热单元的图形的形状为蛇形或螺旋形。

5.如权利要求4所述的半导体测试结构，其特征在于，当所述加热单元的图形的形状为螺旋形时，所述螺旋形的圈数为1～5圈。

6.如权利要求1所述的半导体测试结构，其特征在于，所述加热单元与所述待测试PMOS晶体管之间的间距为最小设计尺寸。

7.如权利要求1所述的半导体测试结构，其特征在于，所述控制NMOS晶体管、待测试PMOS晶体管为增强型MOS晶体管。

8.如权利要求1所述的半导体测试结构，其特征在于，当所述加热单元的电阻值为R1，待测试PMOS晶体管的栅极施加的应力电压的电压值为Vstress，待测试PMOS晶体管的栅极施加的工作电压的电压值为Vop，所述调节电阻的电阻值R0=R1×（Vstress-Vop）/Vop。

9.如权利要求1所述的半导体测试结构，其特征在于，所述控制NMOS晶体管的阈值电压的绝对值大于所述待测试PMOS晶体管的阈值电压的绝对值。

10.一种采用如权利要求1所述的半导体测试结构的测试方法，其特征在于，包括：

第一测试端、第二测试端接地，待测试PMOS晶体管的衬底接地，在第三测试端施加应力电压，控制NMOS晶体管的沟道区导通，利用加热单元对待测试PMOS晶体管进行加热，同时在待测试PMOS晶体管的栅极施加应力电压，使得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移；

第一测试端接地，待测试PMOS晶体管的衬底接地，在第二测试端施加工作电压，在第三测试端施加工作电压，使得所述控制NMOS晶体管的沟道区关断，加热单元停止加热，检测所述待测试PMOS晶体管的电学参数。

11.如权利要求10所述的测试方法，其特征在于，将所述测得的待测试PMOS晶体管的电学参数与标准电学参数进行比较，获得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量。

12.如权利要求10所述的测试方法，其特征在于，所述应力电压的大小为-1V～-10V。

13.如权利要求10所述的测试方法，其特征在于，所述工作电压为负的工作电压。

14.如权利要求10所述的测试方法，其特征在于，所述应力电压的绝对值大于待测试PMOS晶体管的工作电压的绝对值。

15.如权利要求10所述的测试方法，其特征在于，所述电学参数为饱和漏极电流和阈值电压。