CN104090163B - 一种高稳定度、高精度的相位幅度检测装置 - Google Patents

Abstract

本发明公开了一种高稳定度、高精度的相位幅度检测装置，该装置既可用于加速器相幅稳定系统分机中又可作为高精度相位计、检波器使用。它由滤波器、变压器、数控放大器、模数转换器、数字处理单元、电源等部件组成，它通过数字处理单元控制数控放大器使模数转换器工作在最佳采样信号幅度并进行数字采样，数字信号通过锁相环、数字下变频(DDC)、数字鉴相检波等信号处理算法后，获得相位差、幅度等数字信息。本发明具有高精度、高温度稳定性、高一致性与高可靠性等特点，特别适合用于加速器相幅稳定系统或高精度相位计、检波器。

Description

一种高稳定度、高精度的相位幅度检测装置

技术领域

本发明涉及信号处理领域的一种高稳定度、高精度的相位幅度检测装置，特别适合用于加速器相幅稳定系统或高精度相位计、检波器。

背景技术

相位幅度检测在通信系统、稳定系统、工业等领域中有广泛的应用，可用于电力系统、离子加速器相幅稳定系统和高精度相位幅度测试等。传统的相位幅度检测装置多采用模拟电路形式或分离式数字电路实现。模拟器件会因外部干扰或本身线路的原因产生各种各样的误差，严重影响测量精度，而且长期相位幅度漂移大、温度适应性差，无法应用于要求精度高、稳定性高和输入信号干扰大的场合。使用分离式数字电路实现的相位幅度检测装置原理和电路复杂，分离器件多，调试工作量大，温度稳定性和一致性差。

发明内容

本发明的目的在于避免上述背景技术中的不足之处而提供一种高稳定度、高精度的相位幅度检测装置，本发明以FPGA芯片为核心采用数字信号处理技术实现相位幅度检测，具有测量精度高、温度稳定性高、集成化程度高、一致性和可靠性高、调试简单便于升级等特点。

本发明的目的是这样实现的：一种高稳定度、高精度的相位幅度检测装置，包括第一滤波器1、第一变压器2、第一数控放大器3、第一模数转换器4、第二滤波器6、第二变压器7、第二数控放大器8、第二模数转换器9和电源10，其特征在于：还包括数字处理单元5；其中第一滤波器1将外部输入的信号A滤除带外杂散后由第一滤波器1出端2脚输出到第一变压器2入端1脚，第一变压器2进行阻抗变换后由第一变压器2出端2脚输出到第一数控放大器3入端1脚；第一数控放大器3在数字处理单元5出端8脚输出的数据位控制下对第一变压器2输出的信号进行增益放大，之后输出至第一模数转换器4入端1脚；第一模数转换器4在数字处理单元5出端9脚输出的工作模式控制信号的控制下对第一数控放大器3输出的信号进行模数转换和过采样，第一模数转换器4出端3脚将采样后的数字信号输出到数字处理单元5入端1脚，第一模数转换器4出端2脚将饱和溢出信号输出到数字处理单元5入端2脚；

其中，第二滤波器6将外部输入的信号B滤除带外杂散后由第二滤波器6出端2脚输出到第二变压器7入端1脚，第二变压器7进行阻抗变换后由第二变压器7出端2脚输出到第二数控放大器8入端1脚；第二数控放大器8在数字处理单元5出端6脚输出的数据位控制下对第二变压器7输出的信号进行增益放大，之后输出至第二模数转换器9入端1脚；第二模数转换器9在数字处理单元5出端3脚输出的工作模式控制信号的控制下对第二数控放大器9输出的信号进行模数转换和过采样，第二模数转换器9出端3脚将采样后的数字信号输出到数字处理单元5入端4脚，第二模数转换器9出端2脚将饱和溢出信号输出到数字处理单元5入端5脚；

数字处理单元5根据第一模数转换器4输出的饱和溢出信号产生用于控制第一数控放大器的数据位控制信号，数字处理单元5根据第二模数转换器9输出的饱和溢出信号产生用于控制第二数控放大器的数据位控制信号，数字处理单元5将第一模数转换器4输出的数字信号和第二模数转换器9输出的数字信号进行锁相环、数字下变频和数字鉴相检波后，解调出相位数据和幅度数据由数字处理单元5出端7脚进行输出。电源10入端1脚与出入端口C连接，电源10出端2、3、4脚与各部件相应电源端并接。

本发明的目的还可以通过以下措施达到：

数字处理单元5包括恒温晶振24、晶振27、电源及复位电路28、接口电路29、DSP26和FPGA30；

恒温晶振24出端1脚输出到时钟模块25入端1脚，为FPGA内部的各模块提供同步时钟；第一模数转换器4出端3脚将采样后的数字信号分别输出到第一至第二乘法器11、13的入端1脚；数控振荡器15出端1脚输出正交信号到第一乘法器11入端2脚，数控振荡器15出端2脚输出同相信号到第二乘法器13入端2脚；第一乘法器11将采样后的数字信号和正交信号相乘后输出至第一数字下变频12，第一数字下变频12在内部同步时钟同步下对依次滤波和降采样，得到低频低速Q1信号并输出至计算模块20；第二乘法器13将采样后的数字信号和同相信号相乘后输出至第二数字下变频14，第二数字下变频14在内部同步时钟同步下对依次滤波和降采样，得到低频低速I1信号并输出至第一计算模块20；第一计算模块20经过反正切运算和平方根运算得到相位值φ₁、和检波值A₁，将相位值φ₁分别送至环路滤波器21和接口模块23，将检波值A₁送至接口模块23；环路滤波器21对相位值φ₁进行环路滤波后输出至数控振荡器15；第一模数转换器4出端2脚将饱和溢出信号输出到第一控制模块31入端1脚，第一控制模块根据饱和溢出信号产生用于控制第一数控放大器的数据位控制信号，第一控制模块31出端3脚连接第一模数转换器4入端4脚，用于第一数模转换器工作模式的控制；

数控振荡器15出端1脚输出正交信号到第三乘法器16入端2脚，数控振荡器15出端2脚输出同相信号到第四乘法器18入端2脚；第三乘法器16将采样后的数字信号和正交信号相乘后输出至第三数字下变频17，第三数字下变频17在内部同步时钟同步下对依次滤波和降采样，得到低频低速Q2信号并输出至计算模块20；第四乘法器18将采样后的数字信号和同相信号相乘后输出至第四数字下变频19，第四数字下变频19在内部同步时钟同步下对依次滤波和降采样，得到低频低速I2信号并输出至第二计算模块20；第二计算模块22经过反正切运算和平方根运算得到相位值φ₂、检波值B₁，并送至接口模块23；第二模数转换器9出端2脚将饱和溢出信号输出到第二控制模块32入端1脚，第二控制模块根据饱和溢出信号产生用于控制第二数控放大器的数据位控制信号，第二控制模块32出端3脚连接第二模数转换器9入端4脚，用于第二数模转换器工作模式的控制；

接口模块23将相位值φ₁、和检波值A₁、相位值φ₂和检波值B₁分别输出到DSP26的外部存储器接口EMIF模块，在DSP26中实现相位值φ₁、φ₂的差值计算、检波值A₁和检波值B₁转换输出及控制信息输入、解析；晶振27出端1脚输出的时钟信号送到DSP26入端5脚的时钟模块Clock；电源及复位电路28监测DSP26中的各路电源电压以及在电压非正常时产生复位信号，送到DSP26入端4脚的复位RESET模块；接口电路29与DSP26的SCI接口和CAN接口相连接，用于将DSP26输出的相位数据和幅度数据进行电平变换后对外输出。

本发明与背景技术相比具有如下优点：

1.本发明以FPGA为基础的数字处理单元5代替了模拟电路形式或分离式数字电路为基础的检测装置，具有集成化程度高、可靠性高、调试简单等特点。

2.本发明以FPGA芯片为核心采用数字信号处理技术实现相位幅度检测，在FPGA内部实现数字锁相环，利用锁相环的相位跟踪特性实现相位采样，重构输出幅度，锁相环对闭环带宽以外的杂散信号具有很好的抑制度，输入信号具有很宽的带宽，抗干扰性、通用性和稳定性增强；在FPGA内部采用32位数据进行算法计算，减小了计算位数截断误差，具有测量精度高的特点。

3.本发明内部数字下变频、滤波、鉴相检波等信号处理模块全采用软件算法实现，具有一致性高、稳定度高和功能便于升级的特点。

附图说明

图1是本发明的电原理方框图。

图2是本发明的数字处理单元5的电原理方框图。

具体实施方式

参照图1、图2，本发明包括第一滤波器1、第一变压器2、第一数控放大器3、第一模数转换器4、数字处理单元5、第二滤波器6、第二变压器7、第二数控放大器8、第二模数转换器9和电源10。图1是本发明的电原理方框图，实施例按图1连接线路，其第一、第二滤波器1、6根据应用频段不同采用不同频段的市售LC带通滤波器作为滤波器，其作用是滤除低频干扰与高频干扰杂波，以及防止A/D转换产生混叠。第一、第二变压器采用市售射频变压器ADT3-1T制作，其作用是提供1：3的阻抗变换，把输入的50欧阻抗变换为150欧输入到第一、第二数控放大器。第一、第二数控放大器采用市售高速全差分可控增益放大器AD8370制作，其作用是将在数字处理单元5的控制下对输入信号进行幅度放大或衰减以使第一、第二模数转换器工作在最佳采样信号幅度。第一、第二模数转换器采用市售12Bit高速AD转换器AD9626制作，其作用是在数字处理单元5的控制下，选择相应的工作模式，将模拟信号转换为数字采样信号以二进制补码的形式输出到数字处理单元5，同时将饱和溢出信号输出到数字处理单元5，数字处理单元5根据饱和溢出信号调整数第一、第二控放大器的增益。电源10采用市售开关电源调整器PTH05000、线性稳压器LT1764EQ-1.8、LT1764EQ-3.3制作，其作用是提供各级部件直流工作电压。

本发明数字处理单元5的主要作用包括把数字采样信号进行混频、降采样、滤波、鉴相检波等数字处理计算出相位、幅度等信息并输出，提供相应控制信号。它包括恒温晶振24、晶振27、电源及复位电路28、接口电路29、DSP26和FPGA30，图2是本发明的数字处理单元5的电原理方框图，实施例按图2连接线路。恒温晶振24作用是提供数模转换器、FPGA30内部各模块所需的同步时钟，实施例采用市售的恒温控制石英晶体振荡器OX100B-S-GP-I@108M和时钟分配缓冲器NB6L11制作。晶振27作用是提供DSP26各模块所需的定时时钟，实施例采用市售的表面贴装时钟石英晶体振荡器SCXO11B-E40MCB和反相器NL27WZ04DTT1制作。电源及复位电路28作用是为DSP26提供各种直流电压，并监测各路电源电压以便在电压非正常时产生复位信号，复位信号输入DSP26的复位RESET模块使DSP26产生复位，实施例采用市售的线性稳压器TPS767D301和集成电路三与门SN74LVC1G11制作。接口电路29实施例采用市售的RS-485收发器MAX1482芯片和CAN高速收发器TJA1040芯片制作，其作用是连接DSP26的SCI模块和CAN模块与出入端口D实现接口电平转换，为数据输出和控制输入提供RS232/RS485串口及CAN总线接口。DSP26实例采用市售的数字信号处理器TMS320F2812芯片制作，主要功能包括接收FPGA30解调的相位、幅度等数据，并进行相位差值运算，通过SCI和CAN接口输出相位差值和幅度等数据信息，同时通过EMIF接口配置FPGA内部各模块参数。FPGA30实例采用市售的现场可编程门阵列XC5VSX95T芯片制作，其作用是数字处理单元5的核心，主要完成数字下变频、环路滤波器、数控振荡器、反正切运算和平方根运算等信号处理功能。在XC5VSX95T芯片中含有大量的DSP48E模块、RAM块、CLB单元，DSP48E模块可以实现数字相乘和累加，在开发工具ISE中具有现成的CIC、FIR滤波器等数字信号处理的IP核，采用现成的IP核可以减少工作量与出错概率，在本实例中大部分数据处理模块都是由上述功能单元实现的。第一至第四乘法器11、13、16、18由DSP48E单元中25x18补码乘法器制作，各输出两路正交I、Q信号。数控振荡器15由相位累加器和正余弦查找表组成，相位累加器实现相位地址的累加，为提高精度采用了48位的累加器，由48位的AccumulatorIP核制作；正余弦查找表内存储正余弦波形抽样值(二进制编码)，经相位地址寻址输出，完成相位到幅度的转换，正余弦查找表由四个BlockRAM块、四个18x18MultiplerIP核和两个AdderSubtracterIP核制作。第一至第四数字下变频12、14、17、19由CIC1、CIC2和FIR制作，实现同步滤波、同步降采样的功能，把108MSPS的高速采样数据变为125KSPS的低速数据。其中CIC1、CIC2由CICCompilerIP核制作，抽取因子R1为9，R2为24；FIR由FIRCompilerIP核制作，抽取因子R3为4。第一至第二计算模块20、22分别实现 的计算，得到相位值φ₁、φ₂，检波值A₁、B₁，由CORDICIP核制作，输入采用43位数据，输出采用25位Q24格式数据，极大地提高了相位值和幅度值的计算精度。环路滤波器21同计算模块20、数控振荡器15组成了数字锁相环，对闭环带宽以外的杂散信号具有很好的抑制度，由四个DSP48E单元和一个AccumulatorIP核制作。接口模块23实现不同地址的寄存器存储数据，作为外部存储器把相位幅度等数据信息通过外部存储器接口EMIF送到DSP26，由于第一至第二计算模块20、22输出的数据采样速率较高(125KSPS)，需要经过滤波降采样后才能输出，由Slice单元、CICCompilerIP核和FIRCompilerIP核制作。时钟模块25为内部各模块提供同步时钟和降采样处理时钟，由Slice单元和DCM_ADVIP核制作。

本发明的简要工作原理如下：

设输入信号A经过第一模数转换器4后的采样信号为U₁(t)：

U₁(t)＝U₁·cos(ωt+φ₁) (1)

设输入信号B经过第二模数转换器9后的采样信号为U₂(t)：

U₂(t)＝U₂·cos(ωt+φ₂) (2)

其中U₁、U₂为输入信号A、B振幅，ω为输入信号A、B角频率。

设数控振荡器输出正交信号为：

u_I(t)＝cosω₁t (3)

u_Q(t)＝sinω₁t (4)

正交信号与A、B输入采样信号分别在第一至第二数字下变频器12、14、17、19中同步混频、滤波、降采样滤除高频项后得到I路、Q路信号：

$I_1\left(t\right)=\frac{1}{2}{A}_1\·\cos \left({\mathrm{\φ}}_1\right)---\left(5\right)$

$Q_1\left(t\right)=\frac{1}{2}{A}_1\·\sin \left({\mathrm{\φ}}_1\right)---\left(6\right)$

$I_2\left(t\right)=\frac{1}{2}{B}_1\·\cos \left({\mathrm{\φ}}_2\right)---\left(7\right)$

$Q_2\left(t\right)=\frac{1}{2}{B}_1\·\sin \left({\mathrm{\φ}}_2\right)---\left(8\right)$

经过第一至第二计算模块20、22进行反正切运算和平方根运算后得到相位值和幅度值：

${\mathrm{\φ}}_1=\arctan \frac{Q_1\left(t\right)}{I_1\left(t\right)}---\left(9\right)$

${\mathrm{\φ}}_2=\arctan \frac{Q_2\left(t\right)}{I_2\left(t\right)}---\left(10\right)$

$A_1=\sqrt{{I_1}^2\left(t\right)+{Q_1}^2\left(t\right)}---\left(11\right)$

$B_1=\sqrt{{I_2}^2\left(t\right)+{Q_2}^2\left(t\right)}---\left(12\right)$

在DSP26中进行差值运算得到相位差值：

φ＝φ₂-φ₁ (13)

本发明的安装结构如下：全部电路元器件双面贴装在一块长×宽为200×180毫米的12层印制板上，顶层和底层为信号层，安装元器件，中间层为六层内电层和四层信号层，六层内电层包括四层数字地、模拟地分离的大面积接地层和两层隔离的电源层。输入信号端口A、B分别通过一个SMA－F电缆头连接，电源输入端口C通过一个TJ4-8型的电缆连接器连接，输入输出端口通过一个JL24-10型的电缆连接器连接。

Claims (2)

1.一种高稳定度、高精度的相位幅度检测装置，包括第一滤波器(1)、第一变压器(2)、第一数控放大器(3)、第一模数转换器(4)、第二滤波器(6)、第二变压器(7)、第二数控放大器(8)、第二模数转换器(9)和电源(10)，其特征在于：还包括数字处理单元(5)；其中第一滤波器(1)将外部输入的信号A滤除带外杂散后由第一滤波器(1)的输出端口2输出到第一变压器(2)的输入端口1，第一变压器(2)进行阻抗变换后由第一变压器(2)的输出端口2输出到第一数控放大器(3)的输入端口1；第一数控放大器(3)在数字处理单元(5)输出端口8输出的数据位控制下对第一变压器(2)输出的信号进行增益放大，之后输出至第一模数转换器(4)的输入端口1；第一模数转换器(4)在数字处理单元(5)输出端口9输出的工作模式控制信号的控制下对第一数控放大器(3)输出的信号进行模数转换和过采样，第一模数转换器(4)输出端口3将采样后的数字信号输出到数字处理单元(5)的输入端口1，第一模数转换器(4)输出端口2将饱和溢出信号输出到数字处理单元(5)的输入端口2；

其中，第二滤波器(6)将外部输入的信号B滤除带外杂散后由第二滤波器(6)输出端口2输出到第二变压器(7)输入端口1，第二变压器(7)进行阻抗变换后由第二变压器(7)输出端口2输出到第二数控放大器(8)输入端口1；第二数控放大器(8)在数字处理单元(5)输出端口6输出的数据位控制下对第二变压器(7)输出的信号进行增益放大，之后输出至第二模数转换器(9)输入端口1；第二模数转换器(9)在数字处理单元(5)输出端口3输出的工作模式控制信号的控制下对第二数控放大器(9)输出的信号进行模数转换和过采样，第二模数转换器(9)输出端口3将采样后的数字信号输出到数字处理单元(5)输入端口4，第二模数转换器(9)输出端口2将饱和溢出信号输出到数字处理单元(5)输入端口5；

数字处理单元(5)根据第一模数转换器(4)输出的饱和溢出信号产生用于控制第一数控放大器的数据位控制信号，数字处理单元(5)根据第二模数转换器(9)输出的饱和溢出信号产生用于控制第二数控放大器的数据位控制信号，数字处理单元(5)将第一模数转换器(4)输出的数字信号和第二模数转换器(9)输出的数字信号进行锁相环、数字下变频和数字鉴相检波后，解调出相位数据和幅度数据由数字处理单元(5)输出端口7进行输出；电源(10)输出端口2、3、4与各部件相应电源端并接。

2.根据权利要求1所述的一种高稳定度、高精度的相位幅度检测装置，其特征在于：数字处理单元(5)包括恒温晶振(24)、晶振(27)、电源及复位电路(28)、接口电路(29)、DSP(26)和FPGA(30)；

恒温晶振(24)输出端口1输出到时钟模块(25)输入端口1，为FPGA内部的各模块提供同步时钟；第一模数转换器(4)输出端口3将采样后的数字信号分别输出到第一乘法器(11)的输入端口1和第二乘法器(13)的输入端口1；数控振荡器(15)输出端口1输出正交信号到第一乘法器(11)输入端口2，数控振荡器(15)输出端口2输出同相信号到第二乘法器(13)输入端口2；第一乘法器(11)将采样后的数字信号和正交信号相乘后输出至第一数字下变频(12)，第一数字下变频(12)在内部同步时钟同步下对依次滤波和降采样，得到低频低速Q1信号并输出至第一计算模块(20)；第二乘法器(13)将采样后的数字信号和同相信号相乘后输出至第二数字下变频(14)，第二数字下变频(14)在内部同步时钟同步下对依次滤波和降采样，得到低频低速I1信号并输出至第一计算模块(20)；第一计算模块(20)经过反正切运算和平方根运算得到相位值φ₁、和检波值A₁，将相位值φ₁分别送至环路滤波器(21)和接口模块(23)，将检波值A₁送至接口模块(23)；环路滤波器(21)对相位值φ₁进行环路滤波后输出至数控振荡器(15)；第一模数转换器(4)输出端口2将饱和溢出信号输出到第一控制模块(31)输入端口1，第一控制模块根据饱和溢出信号产生用于控制第一数控放大器的数据位控制信号，第一控制模块(31)输出端口3连接第一模数转换器(4)输入端口4，用于第一数模转换器工作模式的控制；

第二模数转换器(9)输出端口3将采样后的数字信号分别输出到第三乘法器(11)的输入端口1和第四乘法器(18)的输入端口1；数控振荡器(15)输出端口1输出正交信号到第三乘法器(16)输入端口2，数控振荡器(15)输出端口2输出同相信号到第四乘法器(18)输入端口2；第三乘法器(16)将采样后的数字信号和正交信号相乘后输出至第三数字下变频(17)，第三数字下变频(17)在内部同步时钟同步下对依次滤波和降采样，得到低频低速Q2信号并输出至第二计算模块(22)；第四乘法器(18)将采样后的数字信号和同相信号相乘后输出至第四数字下变频(19)，第四数字下变频(19)在内部同步时钟同步下对依次滤波和降采样，得到低频低速I2信号并输出至第二计算模块(22)；第二计算模块(22)经过反正切运算和平方根运算得到相位值φ₂、检波值B₁，并送至接口模块(23)；第二模数转换器(9)输出端口2将饱和溢出信号输出到第二控制模块(32)输入端口1，第二控制模块根据饱和溢出信号产生用于控制第二数控放大器的数据位控制信号，第二控制模块(32)输出端口3连接第二模数转换器(9)输入端口4，用于第二数模转换器工作模式的控制；

接口模块(23)将相位值φ₁、和检波值A₁、相位值φ₂和检波值B₁分别输出到DSP(26)的外部存储器接口EMIF模块，在DSP(26)中实现相位值φ₁、φ₂的差值计算、检波值A₁和检波值B₁转换输出及控制信息输入、解析；晶振(27)输出端口1输出的时钟信号送到DSP(26)输入端口5的时钟模块Clock；电源及复位电路(28)监测DSP(26)中的各路电源电压以及在电压非正常时产生复位信号，送到DSP(26)输入端口4的复位RESET模块；接口电路(29)与DSP(26)的SCI接口和CAN接口相连接，用于将DSP(26)输出的相位数据和幅度数据进行电平变换后对外输出。