CN104050115A - 一种存储控制器及其使用方法 - Google Patents

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Abstract

本发明提供了一种存储控制器及其使用方法，包括各处理器发出存储指令，处理器控制器接收处理器发送的存储指令，并将其发送至交换器，由交换器逐一发送至硬盘控制器，硬盘控制器按照存储指令中指示存储的地址空间发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。采用本发明的技术方案，能够实现在分时机制下保证多个处理器存储指令复用同一实体存储空间，从而实现了通过硬件方式实现多颗处理器共享同一实体存储空间的目的。

Description

一种存储控制器及其使用方法
技术领域
本发明涉及计算机技术领域，特别涉及一种存储控制器及其使用方法。
背景技术
随着云计算技术的发展，虚拟化技术作为支撑云计算的核心技术，其应用模式已经从最初的服务器整合虚拟化，转变到现在的桌面虚拟化，网络虚拟化，存储虚拟化等等。虚拟化技术在云计算领域的技术价值与应用空间正在不断扩展。
目前现有技术中，是通过软件的方式，将存储空间进行逻辑的分隔，组成不同的逻辑存储空间。
现有技术的不足在于：需要对操作系统以及软件做改动才能实现为不同的处理器分配不同的地址空间。
发明内容
本发明提供了一种存储控制器及其使用方法，用以通过硬件方式实现多个处理器存储指令复用同一实体存储空间。
本发明提供了一种存储控制器，包括：至少一个处理器控制器、交换器、以及硬盘控制器；其中：
各处理器控制器，用于分别与其相对应的处理器相连，接收处理器发送的存储指令，并将其发送至交换器；
交换器一端与各处理器控制器相连，另一端与硬盘控制器相连，用于将处理器控制器发来的存储指令逐一发送至硬盘控制器，以及将硬盘控制器发来的的响应结果发送至相应的处理器控制器；
硬盘控制器，用于与硬盘相连，接收交换器发来的存储指令并发送至硬盘后接收硬盘的响应结果。
本发明还提供了一种存储控制器的使用方法，包括：
处理器控制器接收其对应的处理器发送的存储指令，并将该存储指令发送至交换器；
交换器将处理器控制器发来的存储指令逐一发送至硬盘控制器；
硬盘控制器在接收到交换器发来的存储指令时，在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。
本发明的有益效果是：
本发明实施例提供的技术方案中，对于各处理器发出的存储指令，由交换器逐一发送至硬盘控制器，而硬盘控制器在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。由于该地址空间是由硬盘控制器预先为各处理器在实体存储空间上分配的，这样，相应的存储指令实质上是在专属于发出存储指令的该处理器的地址空间上执行的，而硬盘控制器处理的存储指令是经交换器对各存储指令的仲裁协调控制后逐一发出的，这样，在分时机制下保证了多个处理器存储指令复用同一实体存储空间，从而实现了通过硬件方式实现多颗处理器共享同一实体存储空间的目的。
附图说明
下面将参照附图描述本发明的具体实施例，其中：
图1为本发明实施例中存储控制器的实施结构示意图。
图2为本发明实施例中存储控制器的使用流程示意图。
具体实施方式
为了使本发明的技术方案及优点更加清楚明白，以下结合附图对本发明的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本发明的一部分实施例，而不是所有实施例的穷举。
发明人在发明过程中注意到：
目前现有技术中，如果要实现共享同一实体存储空间，即为不同的处理器分配不同的地址空间，通常是通过软件的方式，将存储空间进行逻辑的分隔，组成不同的逻辑存储空间。这样的方式需要对操作系统以及软件做一些改动。
这种方案的不足在于：对操作系统及软件的改变，必然会带来一些兼容性、稳定性的问题，后期维护及升级也需投入较大的人力成本。现有技术中尚未有利用硬件的方式实现共享同一实体存储空间的方案。
针对上述不足，本发明实施例中提供了一种存储控制器及其使用方法，下面进行说明。
图1为本发明实施例中存储控制器的实施结构示意图，如图所示，可以包括至少一个处理器控制器1011、交换器102、以及硬盘控制器103；其中：
各处理器控制器1011，用于分别与其相对应的处理器相连，接收处理器发送的存储指令，并将其发送至交换器102；
交换器102一端与各处理器控制器1011相连，另一端与硬盘控制器103相连，用于将处理器控制器1011发来的存储指令逐一发送至硬盘控制器103；
硬盘控制器103，用于与硬盘相连，在接收到交换器102发来的存储指令时，在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。
具体实施中，硬盘控制器103可以预先为各处理器在实体存储空间上分配地址空间，这样，相应的存储指令实质上是在专属于发出存储指令的该处理器的地址空间上执行的。
实施中，处理器控制器1011还可以用于在接收到处理器发送的存储指令时，将存储指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至交换器102。
具体实施中，按照协议规范，处理器和硬盘之间是串行进行数据交互的。串行的数据一来频率太高无法处理，再有就是都经过了编码和加扰操作，所以从处理器接收到的存储指令可能无法直接进行处理，因此，需对接收到的存储指令进行串并转换，将串行数据变为并行数据，并进行8b/10b编码转换以及解扰操作，这样才能得到可处理的存储指令，然后将其发送至交换器102。
实施中，处理器控制器1011还可以用于对处理器发送的存储指令进行标识：
具体实施中，处理器控制器1011可以对接收到的存储指令通过打包的方式来进行标识，其目的是是为了标记是由哪个处理器发送的指令。
实施中，硬盘控制器103还可以用于根据标识确定发出存储指令的处理器的地址空间。
具体实施中，标识过的存储指令传送到硬盘控制器103后，硬盘控制器103就可以知道是哪个处理器的存储指令，及对应哪个地址空间。
实施中，处理器控制器1011还可以用于在硬盘控制器103不空闲时，暂存存储指令，在硬盘控制器103空闲时将其发送至交换器102。
具体实施中，处理器控制器1011可能并不是接收到存储指令立马发送给交换器102，而要进行暂存。暂存的作用是等待硬盘控制器103空闲时，将暂存的存储指令发往交换器102。
实施中，硬盘控制器103还可以用于通过修改存储指令的地址域，将其映射到分配给该处理器的地址空间的方式来在存储指令中指示存储的地址空间。
实施中，硬盘控制器103还可以用于在接收到交换器102发来的存储指令时，将存储指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
具体实施中，如前所述，按照协议规范，处理器和硬盘之间是串行进行数据交互的，因此，可以将存储指令进行串并转换，将并行数据变为串行数据，并进行8b/10b编码转换以及加扰操作，这样得到硬盘可处理的存储指令，然后发送至硬盘。
实施中，硬盘控制器103还可以用于在接收到硬盘发来的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至交换器102。
具体实施中，按照协议规范，处理器和硬盘之间是串行进行数据交互的。串行的数据一来频率太高无法处理，再有就是都经过了编码和加扰操作，所以从硬盘接收到的响应结果可能无法直接进行处理，因此，需对接收到的响应结果进行串并转换，将串行数据变为并行数据，并进行8b/10b编码转换以及解扰操作，这样才能得到可处理的响应结果，然后将其发送至交换器102。
实施中，硬盘控制器103还可以用于通过修改响应结果的地址域，将其反映射到分配给该处理器的地址空间的方式来在响应结果中指示响应的地址空间。
具体实施中，硬盘控制器103将接收到的存储指令中的地址域进行地址映射后发送给硬盘，硬盘本身会将响应结果传回给硬盘控制器103，然后硬盘控制器103在对这个响应结果中的地址域修改后进行地址反映射，再传给交换器102。其中，地址映射与地址反映射是一个互为相反的过程，可以都在硬盘控制器103上完成。
实施中，硬盘控制器103还可以用于在处理器控制器1011不空闲时，暂存响应结果，在处理器控制器1011空闲时将其发送至交换器102。
实施中，硬盘控制器103还可以用于对硬盘发送的响应结果进行标识；交换器102还可以用于根据标识确定接收响应结果的处理器控制器1011。
具体实施中，每个处理器控制器1011对发送给交换器102的存储指令都会进行标识，使硬盘控制器103得知是哪个处理器的指令，硬盘控制器103根据这个标识除了进行地址映射与地址反映射外，还会根据这个标识，将修改后的响应结果通过交换器102发送给对应的处理器。
实施中，处理器控制器1011还可以用于在接收到交换器102发送的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至处理器。
实施中，交换器102可以根据存储指令和Matrix Arbiter算法对存储指令进行仲裁，按照该仲裁结果逐一发送至硬盘控制器103。
具体实施中，交换器102可以进一步包括更新单元、读取单元、判断单元、第一执行单元、第二执行单元、以及第三执行单元，其中：
更新单元，用于更新Matrix Arbiter算法中的仲裁矩阵；
读取单元，用于读取处理器控制器1011发来的第一帧；
判断单元，用于判断第一帧是否为PIO Data In指令，若为PIO Data In指令在转发完毕后进入PIOSetupFIS状态，若为其他指令，则进入RegFIS状态；
第一执行单元，用于对进入RegFIS状态的存储指令，等待Register FIS-Device to Host帧，当收到该帧并接收完毕后，返回初始状态。
第二执行单元，用于对进入PIOSetupFIS状态的存储指令，接收最后一帧，且在该帧E_STATUS域中BSY和DRQ位均为0时，进入DataFIS状态；
第三执行单元，用于对进入DataFIS状态的存储指令，接收最后一帧完毕后，返回初始状态；其中，在返回初始状态时，交换器开始接收多个处理器发送的SATA指令，并进行下一次仲裁。
具体实施中，根据存储指令和Matrix Arbiter算法对各存储指令进行仲裁，仲裁后监控存储指令的发送和响应过程。保证了在分时机制下不同处理器的存储指令复用同一实体存储空间，避免了不同处理器的指令同时发往同一块硬盘而带来的不可预知的错误。
为了描述的方便，以上所述存储控制器的各部分以功能分为各种部件或单元分别描述。当然，在实施本发明时可以把各部件或单元的功能在同一个或多个软件或硬件中实现。
下面结合一个具体的实施示例来进行说明。
硬盘控制器103预先为各处理器在实体存储空间上分配地址空间。存储控制器包含多个处理器控制器，各处理器控制器与其对应的处理器相连，当处理器控制器1011、处理器控制器1012、处理器控制器1013……处理器控制器101N接收到其对应处理器发来的存储指令时，首先将存储指令进行串并转换，8b/10b编码转换以及解扰操作，得到可处理的存储指令；然后通过打包的方式对存储指令进行标识，来标记是由哪个处理器发送的存储指令；其次当硬盘控制器103不空闲时，暂存存储指令；当硬盘控制器103空闲时，将该存储指令发送至交换器102；接着，交换器102根据存储指令和Matrix Arbiter算法对处理器控制器1011、处理器控制器1012、处理器控制器1013……处理器控制器101N发来的存储指令进行仲裁，按照该仲裁结果逐一发送至硬盘控制器103；然后硬盘控制器103根据标识确定发出存储指令的处理器的地址空间；通过修改存储指令的地址域，将其映射到分配给该处理器的地址空间的方式来在存储指令中指示存储的地址空间；找到存储的地址空间后，将存储指令进行串并转换，8b/10b编码转换以及加扰操作后发送至硬盘。
硬盘接收到存储指令后，返回一个响应结果。首先，硬盘控制器103在接收到硬盘发来的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及解扰操作，变为可处理的响应结果；然后通过对这个响应结果中的地址域修改后进行地址反映射，其中，地址映射与地址反映射是一个互为相反的过程；其次对硬盘发送的响应结果进行标识，交换器102根据标识确定接收响应结果的处理器控制器1011；接着，在处理器控制器1011或处理器控制器1012或处理器控制器1013……或处理器控制器101N不空闲时，暂存响应结果，在其空闲时将其发送至交换器102；处理器控制器1011、处理器控制器1012、处理器控制器1013……处理器控制器101N在接收到交换器102发送的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至对应的处理器。至此完成一次完整的交互。
基于同一发明构思，本发明实施例中还提供了一种存储控制器的使用方法，由于该使用方法的原理与一种存储控制器相似，因此该方法的实施可以参见存储控制器的实施，重复之处不再赘述。
图2为本发明实施例中存储控制器的使用流程示意图，如图所示，可以包括如下步骤：
步骤201、处理器控制器1011接收其对应的处理器发送的存储指令，并将该存储指令发送至交换器102；
步骤202、交换器102将处理器控制器1011发来的存储指令逐一发送至硬盘控制器103；
步骤203、硬盘控制器103在接收到交换器102发来的存储指令时，在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。
进一步的，在处理器控制器1011接收到处理器发送的存储指令时，可以将存储指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至交换器102。
进一步的，在处理器控制器1011接收到处理器发送的存储指令时，可以对处理器发送的存储指令进行标识；
在硬盘控制器103接收到硬盘发送的响应结果时，根据所述标识确定发出存储指令的处理器的地址空间。
进一步的，在处理器控制器1011接收到处理器发送的存储指令时，可以在硬盘控制器103不空闲时，暂存存储指令，在硬盘控制器103空闲时将其发送至交换器102。
进一步的，在硬盘控制器103在接收到交换器102发来的存储指令时，可以通过修改存储指令的地址域的方式来在存储指令中指示存储的地址空间，将存储指令映射到分配给该处理器的地址空间。
进一步的，在硬盘控制器103接收到交换器102发来的存储指令时，可以将存储指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
进一步的，在硬盘控制器103将存储指令发送至硬盘后，接收硬盘发来的响应结果，可以将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至交换器102。
进一步的，在硬盘控制器103接收到硬盘发来的响应结果时，可以通过修改响应结果的地址域，将其反映射到分配给该处理器的地址空间的方式来在响应结果中指示响应的地址空间。
进一步的，在硬盘控制器103接收到硬盘发来的响应结果时，可以在处理器控制器1011不空闲时，暂存响应结果，在处理器控制器1011空闲时将其发送至交换器102。
进一步的，在硬盘控制器103接收到硬盘发来的响应结果时，可以对硬盘发送的响应结果进行标识；
在处理器控制器1011接收交换器102发送的响应结果时，可以根据标识确定接收响应结果的处理器控制器1011。
进一步的，在处理器控制器1011接收到交换器102发送的响应结果时，可以将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至处理器。
进一步的，在交换器102将存储指令逐一发送至硬盘控制器103时，可以根据存储指令和Matrix Arbiter算法对存储指令进行仲裁，按照该仲裁结果逐一发送至硬盘控制器103。
进一步的，在交换器对存储指令进行仲裁后，可以进行以下步骤：
更新Matrix Arbiter算法中的仲裁矩阵；
读取处理器控制器1011发来的第一帧；
判断第一帧是否为PIO Data In指令，若为PIO Data In指令，在转发完毕后进入PIOSetupFIS状态，若为其他指令，则进入RegFIS状态；
对进入RegFIS状态的存储指令，等待Register FIS-Device to Host帧，当收到该帧并接收完毕后，返回初始状态；
对进入PIOSetupFIS状态的存储指令，接收完最后一帧，且在该帧E_STATUS域中BSY和DRQ位均为0时，进入DataFIS状态；
对进入DataFIS状态的存储指令，接收最后一个数据帧完毕后，返回初始状态；其中，在返回初始状态时，开始接收多个处理器发送的SATA指令，并进行下一次仲裁。
实施中，存储指令和响应结果都可以是以帧的形式存在。
进一步的，在物理层对存储指令或响应结果进行串并转换，8b/10b编码转换。
进一步的，在链路层对存储指令或响应结果进行加解扰操作。
进一步的，在链路层对存储指令进行CRC校验。
进一步的，在链路层对存储指令的发送及接收进行流控。
进一步的，在传输层上，接收到从链路层发来的帧；检查帧头以及长度，若丢弃错误的帧时，告知链路层。
进一步的，在传输层上，接收到从网络层发来的帧；检查帧头以及长度，若丢弃错误的帧时，告知网络层。
进一步的，在传输层上，接收到从网络层发来的存储指令；
将存储指令按照指令中指示存储的地址空间，映射到分配给该处理器的地址空间。
进一步的，在传输层上，接收到从链路层发来的响应结果；
将响应结果按照地址空间的标识，映射到发出响应结果的硬盘对应的处理器的地址空间。
进一步的，在网络层上，对传输层接收到的存储指令进行标识；发送至交换器102。
进一步的，在网络层上，接收到从交换器102发来的响应结果；发送至传输层。
本发明实施例提供的存储控制器及其使用方法，通过由硬盘控制器预先为各处理器在实体上分配存储空间，交换器按排序等方式逐一发送存储指令至硬盘控制器，在分时机制下保证了多个处理器存储指令复用同一实体存储空间，从而实现了通过硬件方式实现多颗处理器共享同一实体存储空间的目的。
以上实施例仅用以说明本发明的技术方案，而非对其进行限制。因此，在不背离本发明的精神及其实质的情况下，本领域技术人员可作出各种改变、替换和变型。很显然，但这些改变、替换和变型都应涵盖于本发明权利要求的保护范围之内。

Claims (36)

1.一种存储控制器，其特征在于，所述存储控制器包括：至少一个处理器控制器、交换器、以及硬盘控制器；其中：
各处理器控制器，用于分别与其相对应的处理器相连，接收处理器发送的存储指令，并将其发送至交换器；
交换器一端与各处理器控制器相连，另一端与硬盘控制器相连，用于将处理器控制器发来的存储指令逐一发送至硬盘控制器；
硬盘控制器，用于与硬盘相连，在接收到交换器发来的存储指令时，在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。
2.如权利要求1所述的存储控制器，其特征在于，所述处理器控制器进一步用于在接收到处理器发送的存储指令时，将存储指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至交换器。
3.如权利要求1所述的存储控制器，其特征在于，所述处理器控制器进一步用于对处理器发送的存储指令进行标识；
所述硬盘控制器进一步用于根据所述标识确定发出存储指令的处理器的地址空间。
4.如权利要求1所述的存储控制器，其特征在于，所述处理器控制器进一步用于在硬盘控制器不空闲时，暂存存储指令，在硬盘控制器空闲时将其发送至交换器。
5.如权利要求1所述的存储控制器，其特征在于，所述硬盘控制器进一步用于通过修改存储指令的地址域，将其映射到分配给该处理器的地址空间的方式来在存储指令中指示存储的地址空间。
6.如权利要求5所述的存储控制器，其特征在于，所述硬盘控制器进一步用于在接收到交换器发来的存储指令时，将存储指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
7.如权利要求1所述的存储控制器，其特征在于，所述硬盘控制器进一步用于在接收到硬盘发来的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至交换器。
8.如权利要求7所述的存储控制器，其特征在于，所述硬盘控制器进一步用于通过修改响应结果的地址域，将其反映射到分配给该处理器的地址空间的方式来在响应结果中指示响应的地址空间。
9.如权利要求1所述的存储控制器，其特征在于，所述硬盘控制器进一步用于在处理器控制器不空闲时，暂存响应结果，在处理器控制器空闲时将其发送至交换器。
10.如权利要求1所述的存储控制器，其特征在于，所述硬盘控制器进一步用于对硬盘发送的响应结果进行标识；
所述交换器进一步用于根据所述标识确定接收响应结果的处理器控制器。
11.如权利要求1所述的存储控制器，其特征在于，所述处理器控制器进一步用于在接收到交换器发送的响应结果时，将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至处理器。
12.如权利要求1至11任一所述的存储控制器，其特征在于，所述交换器根据存储指令和Matrix Arbiter算法对存储指令进行仲裁，按照该仲裁结果逐一发送至硬盘控制器。
13.如权利要求12所述的存储控制器，其特征在于，所述交换器进一步包括更新单元、读取单元、判断单元、第一执行单元、第二执行单元、以及第三执行单元，其中：
更新单元，用于更新Matrix Arbiter算法中的仲裁矩阵；
读取单元，用于读取处理器控制器发来的第一帧；
判断单元，用于判断第一帧是否为PIO Data In指令，若为PIO Data In指令在转发完毕后进入PIOSetupFIS状态，若为其他指令，则进入RegFIS状态；
第一执行单元，用于对进入RegFIS状态的存储指令，等待Register FIS-Device to Host帧，当收到该帧并接收完毕后，返回初始状态。
第二执行单元，用于对进入PIOSetupFIS状态的存储指令，接收最后一帧，且在该帧E_STATUS域中BSY和DRQ位均为0时，进入DataFIS状态；
第三执行单元，用于对进入DataFIS状态的存储指令，接收最后一帧完毕后，返回初始状态；
其中，在返回初始状态时，交换器开始接收多个处理器发送的SATA指令，并进行下一次仲裁。
14.如权利要求1至13任一所述的存储控制器的使用方法，其特征在于，所述方法包括步骤：
处理器控制器接收其对应的处理器发送的存储指令，并将该存储指令发送至交换器；
交换器将处理器控制器发来的存储指令逐一发送至硬盘控制器；
硬盘控制器在接收到交换器发来的存储指令时，在存储指令中指示存储的地址空间后发送至硬盘，其中，所指示的地址空间是分配给发出存储指令的处理器的地址空间。
15.如权利要求14所述的使用方法，其特征在于，在处理器控制器接收到处理器发送的存储指令时，进一步包括，将存储指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至交换器。
16.如权利要求14所述的使用方法，其特征在于，在处理器控制器接收到处理器发送的存储指令时，进一步包括，对处理器发送的存储指令进行标识；
在硬盘控制器接收到硬盘发送的响应结果时，进一步包括，根据所述标识确定发出存储指令的处理器的地址空间。
17.如权利要求14所述的使用方法，其特征在于，在处理器控制器接收到处理器发送的存储指令时，进一步包括，在硬盘控制器不空闲时，暂存存储指令，在硬盘控制器空闲时将其发送至交换器。
18.如权利要求14所述的使用方法，其特征在于，在硬盘控制器在接收到交换器发来的存储指令时，进一步包括，通过修改存储指令的地址域的方式来在存储指令中指示存储的地址空间，将存储指令映射到分配给该处理器的地址空间。
19.如权利要求18所述的使用方法，其特征在于，在硬盘控制器接收到交换器发来的存储指令时，进一步包括，将存储指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
20.如权利要求14所述的使用方法，其特征在于，在硬盘控制器将存储指令发送至硬盘后，进一步包括，接收硬盘发来的响应结果，将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至交换器。
21.如权利要求20所述的使用方法，其特征在于，在硬盘控制器接收到硬盘发来的响应结果时，进一步包括，通过修改响应结果的地址域，将其反映射到分配给该处理器的地址空间的方式来在响应结果中指示响应的地址空间。
22.如权利要求20所述的使用方法，其特征在于，在硬盘控制器接收到硬盘发来的响应结果时，进一步包括，在处理器控制器不空闲时，暂存响应结果，在处理器控制器空闲时将其发送至交换器。
23.如权利要求20所述的使用方法，其特征在于，在硬盘控制器接收到硬盘发来的响应结果时，进一步包括，对硬盘发送的响应结果进行标识；
在处理器控制器接收交换器发送的响应结果时，进一步包括，根据所述标识确定接收响应结果的处理器控制器。
24.如权利要求20所述的使用方法，其特征在于，在处理器控制器接收到交换器发送的响应结果时，进一步包括，将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至处理器。
25.如权利要求14至24任一所述的使用方法，其特征在于，在交换器将存储指令逐一发送至硬盘控制器时，根据存储指令和Matrix Arbiter算法对存储指令进行仲裁，按照该仲裁结果逐一发送至硬盘控制器。
26.如权利要求25所述的使用方法，其特征在于，在交换器对存储指令进行仲裁后，进一步包括：
更新Matrix Arbiter算法中的仲裁矩阵；
读取处理器控制器发来的第一帧；
判断第一帧是否为PIO Data In指令，若为PIO Data In指令，在转发完毕后进入PIOSetupFIS状态，若为其他指令，则进入RegFIS状态；
对进入RegFIS状态的存储指令，等待Register FIS-Device to Host帧，当收到该帧并接收完毕后，返回初始状态；
对进入PIOSetupFIS状态的存储指令，接收完最后一帧，且在该帧E_STATUS域中BSY和DRQ位均为0时，进入DataFIS状态；
对进入DataFIS状态的存储指令，接收最后一个数据帧完毕后，返回初始状态；
其中，在返回初始状态时，开始接收多个处理器发送的SATA指令，并进行下一次仲裁。
27.如权利要求14所述的使用方法，其特征在于，在物理层对存储指令或响应结果进行串并转换，8b/10b编码转换。
28.如权利要求14所述的使用方法，其特征在于，在链路层对存储指令或响应结果进行加解扰操作。
29.如权利要求28所述的使用方法，其特征在于，在链路层对存储指令进行CRC校验。
30.如权利要求29所述的使用方法，其特征在于，在链路层对存储指令的发送及接收进行流控。
31.如权利要求14所述的使用方法，其特征在于，
在传输层上，接收到从链路层发来的帧；
检查帧头以及长度，若丢弃错误的帧时，告知链路层。
32.如权利要求31所述的使用方法，其特征在于，
在传输层上，接收到从网络层发来的帧；
检查帧头以及长度，若丢弃错误的帧时，告知网络层。
33.如权利要求31所述的使用方法，其特征在于，
在传输层上，接收到从网络层发来的存储指令；
将存储指令按照指令中指示存储的地址空间，映射到分配给该处理器的地址空间。
34.如权利要求33所述的使用方法，其特征在于，
在传输层上，接收到从链路层发来的响应结果；
将响应结果按照地址空间的标识，映射到发出响应结果的硬盘对应的处理器的地址空间。
35.如权利要求14所述的使用方法，其特征在于，
在网络层上，对传输层接收到的存储指令进行标识；
发送至交换器。
36.如权利要求35所述的使用方法，其特征在于，
在网络层上，接收到从交换器发来的响应结果；
发送至传输层。
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