CN104035479A - 一种高电源抑制比低噪声的电压基准源 - Google Patents

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Abstract

本发明涉及电子电路技术领域，具体的说是涉及一种高电源抑制比低噪声的电压基准源。本发明高电源抑制比低噪声的电压基准源通过基准电压产生电路中两个不同发射极面积的三极管产生的发射极和基极的电压差(△Vbe)施加在电阻R1上产生的PTAT电流，该电流通过电阻R2和R3形成基准电压。基准产生电路中的运放OP输出端V1连接共源共栅电流镜结构的偏置电路，运放的正负输入端分别连接在三极管Q1和Q2的两条支路，电流镜像电路以及基准电压产生电路构成环路，提高了整体电路的电源抑制比，同时通过基准电压输出电路对基准电压的波动做进一步的滤波处理，再一次改善了电路的电源抑制比。本发明尤其适用于电压基准源。

Description

一种高电源抑制比低噪声的电压基准源
技术领域
本发明属于电子电路技术领域，具体的说是涉及一种高电源抑制比低噪声的电压基准源。
背景技术
在模拟、数模混合、甚至纯数字电路中都需要高电源抑制比、低温度系数的高精度电压基准源。电压基准源的性能在一定程度上直接决定了电路性能的优劣。描述电压基准源稳定性的指标主要有：电源抑制比、温度系数和噪声特性等。为了满足电路在恶劣的温度环境下正常工作的要求以及提高电源利用效率，电压基准必须具有高的温度稳定性、高的电源抑制比和低噪声等特点。传统的带隙基准源采用一阶温度补偿，主要靠负温度系数的VBE和正温系数的VT相加来实现，设置二者合适的系数，负温度系数的VBE和正温度系数的VT可以抵消来获得零温度系数的基准电压。在忽略非线性的情况下，一阶温度系数通常限制在20-100ppm/℃。通过对VBE的高阶温度系数的补偿来获得具有更低温度系数的基准电压。但是电路中由于电源直接加在产生基准的晶体管上，其波动以及噪声会直接施加到基准的输出端，对基准电压的精度带来影响。尤其是在如模数数模转换电路的应用中，更要求其使用的基准电压对电源的噪声有很好的抑制作用。
发明内容
本发明的目的，就是针对上述问题，提出一种高电源抑制比低噪声的电压基准源。
本发明的技术方案是，一种高电源抑制比低噪声的电压基准源，由电流镜像电路、基准电压产生电路和基准电压输出电路构成；其中，
电流镜像电路由PMOS管M1、M2、M3、M6、M7和NMOS管M4、M5构成；其中，M1的源极接电源VDD，其栅极和漏极互连，其栅极接M7的栅极，其漏极接M4的漏极；M4的源极接地GND，其栅极接M5的栅极；M5的源极接地GND，其漏极接M3的漏极、M2的栅极和M6的栅极；M3的源极接M2的漏极；M2的源极接电源VDD，其栅极接M6的栅极；M6的源极接电源，其漏极接M7的源极；
基准电压产生电路由运算放大器、电阻R1、R2、R3、R4和三极管Q1、Q2构成；其中，M7的漏极依次通过R3和R4后接运算放大器的反向输入端；M7的漏极还依次通过R3、R2接运算放大器的正向输入端；运算放大器的反向输入端接Q1的发射极，其正向输入端通过R1后接Q2的发射极，其输出端接M5的栅极；Q1的基极和集电极接地GND；Q2的基极和集电极接地GND；
基准电压输出电路由PMOS管M8、M9、M10、NMOS管M11、M12构成；其中，M8的源极接M7的漏极，其漏极接M9的源极；M9的漏极接M10的源极，其衬底接M12的栅极；M10的漏极接M11的栅极做基准电压输出端；M8、M9、M10的栅极、M11的源极和漏极、M12的源极和漏极互连。
本发明的有益效果为，改善了电源电压的波动对输出基准电压的影响，提高了整体电路的电源抑制比，同时通过基准电压输出电路对基准电压的波动做进一步的滤波处理，再一次改善了电路的电源抑制比。
附图说明
图1为本发明的高电源抑制比低噪声的电压基准源的电路结构示意图；
图2是基准电压输出电路结构图；
图3是电路电源抑制比和噪声特性仿真示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述
本发明的高电源抑制比低噪声的电压基准源通过基准电压产生电路中两个不同发射极面积的三极管产生的发射极和基极的电压差(△Vbe)施加在电阻R1上产生的PTAT电流，该电流通过电阻R2和R3形成基准电压。基准产生电路中的运放OP输出端V1连接共源共栅电流镜结构的偏置电路，运放的正负输入端分别连接在三极管Q1和Q2的两条支路，电流镜像电路以及基准电压产生电路构成环路，改善了电源电压的波动对输出基准电压的影响，提高了整体电路的电源抑制比，同时通过基准电压输出电路对基准电压的波动做进一步的滤波处理，再一次改善了电路的电源抑制比。在电路中使用增益较高失调电压较小的运放OP以及共源共栅电流镜结构，同时适量地增加工作电流使电路获得了较好的噪声特性。
如图1，一种高电源抑制比低噪声的电压基准源，包括基准电压产生电路、电流镜像电路及基准电压输出电路，其特征在于：基准电压产生电路中的运放OP的输出端V1接电流镜像电路中NMOS管M5的栅极，基准电压产生电路中电阻R3的上端(即电压基准的输出端)与电流镜像电路中PMOS管M7的漏端相连接输出基准电压Vo，同时电流镜像电路中PMOS管M7的漏端(即Vo)接基准电压输出电路中PMOS管M8的源端，基准电压VREF从基准电压输出电路中PMOS管M10的漏端输出。
如图1，所述基准电压产生电路包括运放OP和PTAT电流产生电路。PTAT电流产生电路由至少两面积不等的BJT三极管Q1、Q2及电阻R1、R2、R4、R3组成。其中面积较大的BJT三极管Q2的发射级与电阻R1的一端连接，电阻R1和R2串联，电阻R2的另外一端和电阻R4相连接。面积较小的BJT三极管Q1的发射极与电阻R4的另外一端连接，两个BJT三极管Q1、Q2的基极和发射极与地相接。电阻R2和R4连接点与电阻R3连接，电阻R3的另一端和电流镜像电路中的PMOS管M7的漏极连接，同时电阻R3和PMOS管M7漏极的连接点接基准电压产生电路的输出Vo。电阻R4与BJT三极管Q1的连接点和电阻R2与BJT三极管Q2的连接点分别接运放OP的两输入端。运放OP的输出端V1和电流镜像电路中的NMOS管M5的栅极连接。
如图1，所述电流镜像电路由共源共栅电流镜、偏置电路构成。共源共栅电流镜由PMOS管M2、M3、M6、M7组成。PMOS管M2和M6、M3和M7的栅极分别相连，PMOS管M2漏端和PMOS管M3源端连接、PMOS管M6的漏端和PMOS管M7源端相连，同时PMOS管M2和M6栅极的连接点和PMOS管M3的漏端相连，PMOS管M3的漏端作为共源共栅电流镜的输入端与NMOS管M5的漏端连接。PMOS管M7的漏端作为电流镜象电路的输出端与电阻R3连接。偏置电路由NMOS管M4、M5及PMOS管M1组成，PMOS管M1的栅极分别和自身的漏极以及共源共栅电流镜PMOS管M3、M7的栅极连接，PMOS管M1的漏端连接NMOS管M4的漏端，NMOS管M4的栅极和NMOS管M5的栅极连接。
如图2，所述基准电压输出电路，包括衬底与漏短接的PMOS管M8、M9、M10和作为电容使用的NMOS管M11、M12组成。PMOS管M8的漏端和PMOS管M9的源端连接，PMOS管M9的漏端和PMOS管M10的源端连接，PMOS管M10的漏端与作为电容使用的NMOS管M11的栅极连接，同时PMOS管M9的漏端和作为电容使用的NMOS管M12的栅极连接。PMOS管M10的漏端连接基准电压输出端VREF。
如图1，一种高电源抑制比低噪声的电压基准源通过基准电压产生电路中两个不同发射极面积的三极管产生的发射极和基极的电压差(△VBE)施加在电阻R1上产生的PTAT电流，该电流通过电阻R2和R3形成基准电压。基准产生电路中的运放OP输出端V1连接共源共栅电流镜结构的偏置电路，运放的正负输入端分别连接在三极管Q1和Q2的两条支路，电流镜像电路以及基准电压产生电路构成环路，改善了电源电压的波动对输出基准电压的影响，提高了整体电路的电源抑制比，同时通过基准电压输出电路对基准电压的波动做进一步的滤波处理，再一次改善了电路的电源抑制比。在电路中使用增益较高失调电压较小的运放OP以及共源共栅电流镜结构，同时适量地增加工作电流使电路获得了较好的噪声特性。
本发明为了获得高电源抑制比、低噪声以及低温度系数的基准电压输出，在电路中使用了共源共栅电流镜结构来改善电源纹波对基准电压产生电路的影响、放大器OP采用了相对较大宽长比和在输出电路中将多个衬底和漏端相连接的PMOS管串联再和作为电容使用的NMOS管并联构成滤波电路等方式来提高电路的电源抑制比；在共源共栅电流镜结构中使用较大的工作电流以及放大器OP使用相对较大的尺寸都有利于改善电路的输出噪声特性；在基准电压产生电路中采用高阶补偿方式来改善电路的温度特性。如图3所示，是对本电路电源抑制比和噪声的仿真图，可以看出本发明提供了一个高电源抑制比、低温度系数和低噪声的基准电压源，该基准电压源可以满足模拟集成电路、高精度A/D和D/A等电路对基准电压源的要求。

Claims (1)

1.一种高电源抑制比低噪声的电压基准源，由电流镜像电路、基准电压产生电路和基准电压输出电路构成；其中，
电流镜像电路由PMOS管M1、M2、M3、M6、M7和NMOS管M4、M5构成；其中，M1的源极接电源VDD，其栅极和漏极互连，其栅极接M7的栅极，其漏极接M4的漏极；M4的源极接地GND，其栅极接M5的栅极；M5的源极接地GND，其漏极接M3的漏极、M2的栅极和M6的栅极；M3的源极接M2的漏极；M2的源极接电源VDD，其栅极接M6的栅极；M6的源极接电源，其漏极接M7的源极；
基准电压产生电路由运算放大器、电阻R1、R2、R3、R4和三极管Q1、Q2构成；其中，M7的漏极依次通过R3和R4后接运算放大器的反向输入端；M7的漏极还依次通过R3、R2接运算放大器的正向输入端；运算放大器的反向输入端接Q1的发射极，其正向输入端通过R1后接Q2的发射极，其输出端接M5的栅极；Q1的基极和集电极接地GND；Q2的基极和集电极接地GND；
基准电压输出电路由PMOS管M8、M9、M10、NMOS管M11、M12构成；其中，M8的源极接M7的漏极，其漏极接M9的源极；M9的漏极接M10的源极，其衬底接M12的栅极；M10的漏极接M11的栅极做基准电压输出端；M8、M9、M10的栅极、M11的源极和漏极、M12的源极和漏极互连。
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