CN104008945B - 用于等离子体处理装置的基片制程方法 - Google Patents

Abstract

本发明涉及半导体技术领域，公开了一用于等离子体处理装置的基片制程方法，根据等离子体处理装置的装载状态确定调整系数，在制程前根据调整系数和工艺参数调整因子对预设工艺参数进行调整，得到实际工艺参数，并以实际工艺参数对待处理半导体基片进行制程。该方法针对具有两个或两个以上处理腔室的等离子体处理装置，能够在对多片待处理半导体基片同时进行制程的同时，不受同时进行处理的半导体基片数量限制的保证制程效果的一致性。

Description

用于等离子体处理装置的基片制程方法

技术领域

本发明涉及半导体技术领域，特别涉及用于等离子体处理装置的基片制程技术。

背景技术

等离子体处理系统被广泛地应用于处理半导体基片，如在半导体制造中硅晶圆的刻蚀和在太阳能电池制造中介质层的沉积等。等离子体应用的范围非常广泛，包括等离子体增强化学气相沉积、抗剥离操作和等离子体刻蚀等。

目前，常用的等离子体处理系统主要包括两种，一种是批量处理系统，另一种则是单片处理系统。虽然单片处理系统在产品处理均一性、热效应以及单批加工速度方面具有优势，但是其低产能以及昂贵的生产成本显然是难以克服的致命缺陷。而在批量处理系统中，多片待处理的半导体基片被同时水平或垂直地放置并进行处理，如美国专利US5855681及美国专利US6962644中均提供了批量处理的半导体处理装置。其中，US5855681提供的并行处理室结构具有多边形或圆形的处理腔，这些腔室中具有多个处理平台，每个平台容纳一片半导体基片，且这些腔室中的各处理区域相互隔离，腔室内包含分立的气体分配组件以及射频功率源以在每一处理区域内的基片表面上方提供密度均匀的等离子体，从而在至少两个区域中同时进行隔离的工艺处理；而US6962644则提供一具有多个相互隔离的处理区域的处理室，并采用中心抽泵室使得两处理室可以相互连通，且该方案中并行处理室使用了两个射频功率源，其相位和频率被锁定在一起，用来防止两功率源造成射频功率的脉冲波动，使每一半导体基片的处理条件尽可能的一致，进一步确保处理结构的均一。

除此之外，中国专利CN200510028567.0和CN200710042285.5中也分别提供了能够同时对多片半导体基片进行处理的等离子体处理装置，其中，CN200510028567.0提供的等离子体处理装置具有一个腔体，腔体内容纳有至少两个处理平台，且处理平台之间被隔离壁隔开，隔离壁上设有宽长比小于1:3的通道，使得各处理平台之间既能保持气压均衡，又能使带电粒子不致互相干扰，提升了各处理平台处理条件的均一性；而CN200710042285.5提供的去耦合反应离子刻蚀室包含两个或多个并行处理区域，能够实现等离子体隔离和射频隔离，其可以从每个处理区域底部馈入多个射频频率以避免射频串扰和波动，同时在排气信道入口处设置有微通道环结构，能够将等离子体限制在处理区域内，避免产生等离子体串扰。

由此可见，现有技术中，多片半导体基片同时处理的等离子体装置能够大大提高处理效率，并降低等离子体气体源等材料消耗和装置损耗，已经逐渐成为半导体技术处理的主流设备，由上述国内外技术介绍可知，其一直努力的方向是：保证同时进行处理的各半导体基片工艺性能都相互匹配，等离子体处理装置的各处理平台或处理区域中具有相同的工艺参数，确保等离子体处理的均一性。

然而，在针对半导体基片进行批量处理时，鉴于多处理平台的等离子体处理装置的固有结构，当等离子体处理装置的多个处理平台并非全部装载有半导体基片、即等离子体处理装置的多个处理平台装载状态不同时，其实际工艺处理结果将明显差别与该多个处理平台全部装载半导体基片、即等离子体处理装置的多个处理平台装载状态相同时的工艺处理结果。

以双处理平台的等离子体处理装置为例，当进行批处理的半导体基片数量为奇数时，除最后一批外，每次同时进行处理的半导体基片数量均为2，即：等离子体处理装置的两个处理平台上，均装载有待处理的半导体基片，且两个处理区域具有一致的工艺参数和处理性能，能够得到一致的等离子体处理结果；而最后一批进行处理的半导体基片数量为1，即：等离子体处理装置的两个处理平台上，仅有一个处理平台装载有待处理半导体基片，另一处理平台空置，此时，由于两个处理区域具有一定程度的连通，而两处理平台却处于不同的装载状态，即使在相同的工艺参数下，空置处理平台所处处理区域内的工艺环境(如腔体压力、等离子体密度、射频功率等)将与装载有待处理半导体基片的处理平台所处处理区域的工艺环境有所差别，而其间起到连通作用的通道将会使得装载有待处理半导体基片的处理平台所处处理区域的工艺环境发生变化，使得单独进行处理的半导体基片处理效果，明显不同于两片同时处理的半导体基片，这将大大影响半导体基片处理效果的一致性，并进一步影响半导体器件的性能和成品率。

因此，如何在实现半导体基片等离子体处理的高效率以及低损耗的同时，进一步保证同批次大量半导体基片制程效果的一致性，成为该领域急需解决的关键问题。

发明内容

本发明所要解决的技术是，提供一种用于等离子体处理装置的基片制程方法，能够同时对多个待处理半导体基片进行制程，并不受同时进行处理的半导体基片数量限制的保证基片制程效果的一致性。

本发明提供的等离子体处理方法，包括以下步骤：

提供待处理半导体基片，并装载至等离子体处理装置；

预设工艺参数；

检测所述等离子体处理装置的装载状态，据此确定调整系数；

提供各预设工艺参数的工艺参数调整因子，并根据所述预设工艺参数、工艺参数调整因子及调整系数，确认实际工艺参数；其中，所述实际工艺参数＝预设工艺参数+调整系数×工艺参数调整因子；

根据实际工艺参数，对基片进行制程。

作为可选的技术方案，所述等离子体处理装置包括两个以上的处理腔室。

作为可选的技术方案，所述等离子体处理装置的处理腔室全部装载有待处理半导体基片时，调整系数为0；所述等离子体处理装置的处理腔室部分装载有待处理半导体基片时，调整系数为1。

作为可选的技术方案，所述预设工艺参数包括腔体压力、等离子体处理时间、射频功率、基片电流、基片电压。

作为可选的技术方案，所述各预设工艺参数的工艺参数调整因子中，至少一项不为0。可选的，所述腔体压力的工艺参数调整因子为-10～10mTorr；可选的，所述等离子体处理时间的工艺参数调整因子为-10～10s；可选的，所述射频功率的工艺参数调整因子为-50～50W。

作为可选的技术方案，所述等离子体处理装置的装载状态，通过预编程工艺路线及处理顺序反馈至控制系统，或通过待处理基片运动传感器检测。

作为可选的技术方案，所述制程为等离子体刻蚀或等离子体化学气相沉积。

本发明提供的用于等离子体处理装置的基片制程方法，根据等离子体处理装置的装载状态确定调整系数，在制程前根据调整系数和工艺参数调整因子对预设工艺参数进行调整，得到实际工艺参数，并以实际工艺参数对待处理半导体基片进行制程。该方法针对具有两个或两个以上处理腔室的等离子体处理装置，能够在对多片待处理半导体基片同时进行制程的同时，不受同时进行处理的半导体基片数量限制的保证制程效果的一致性，具有较高的处理效率和较低的材料及设备损耗，并具有均一的工艺性能和处理效果，能够进一步保证半导体器件的性能和成品率。

附图说明

图1为本发明提供的用于等离子体处理装置的基片制程方法步骤流程图；

图2为本发明提供的用于等离子体处理装置的基片制程方法中待处理半导体基片结构示意图；

图3为本发明提供的用于等离子体处理装置的基片制程方法中等离子体处理装置一具体实施方式结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

图1为本发明提供的用于等离子体处理装置的基片制程方法步骤流程图。

如图1所示，本具体实施方式提供的用于等离子体处理装置的基片制程方法包括以下步骤：

步骤S1：提供待处理半导体基片，并装载至等离子体处理装置。

图2为本具体实施方式提供的待处理半导体基片结构示意图。

作为可选实施方式，如图2a、图2b所示，所述待处理半导体基片100可以为原始或外延的半导体材料晶圆110，如单晶硅/锗硅/锗或其他公知的III-V族半导体材料晶圆110a、带有绝缘埋层111的单晶硅/锗硅/应变硅/锗/或其他公职的III-V族半导体材料晶圆110b(SOI/SGOI/sSOI/GOI晶圆)等，且所述原始或外延的半导体材料晶圆110表面或待刻蚀区域还可以包括半导体掺杂的阱区或有源区。

作为又一可选实施方式，所述待处理半导体基片100可以包括形成于所述半导体材料晶圆110表面的各种半导体结构。作为一具体实施例，所述待处理半导体基片100可以包括形成于所述半导体材料晶圆110表面的介电层或介质层120，如图2c所示，该表面介质层120可以为用于形成多晶硅栅的栅氧化层120a和多晶硅栅层120b。此外，如图2d、图2e所示，所述待处理半导体基片100还可以包括形成于所述半导体材料晶圆110表面的半导体器件130等半导体结构，以及覆盖材料晶圆110或半导体器件130表面的单层或多层的层间介质层140。作为另一具体实施例，如图2f所示，所述待处理半导体基片100还可以包括在半导体材料晶圆110表面形成沟槽并在沟槽内填充介质材料150形成的待刻蚀结构。

该步骤中，所提供的待处理半导体基片100表面通常覆盖有光刻胶或硬掩膜层等作为等离子体处理的掩膜层。作为可选实施方式，所述提供的待处理半导体基片100可以为1片，也可以为多片。

该步骤中，用于进行等离子体处理的等离子体处理装置包括至少两个或两个以上的等离子体处理腔室，待处理半导体基片置于所述等离子体处理腔室的支撑平台上，进行后续制程。

作为最佳实施方式，该等离子体处理装置包括两个离子体处理腔室，且每一等离子体处理腔室内均包括一用于放置待处理半导体基片的支撑平台。

图3为本具体实施方式等离子体处理装置结构示意图。

如图3所示，本具体实施方式中，等离子体处理装置201，包括一腔体211，以及腔体所容纳的多个处理腔室202，各处理腔室202均包括第一和第二电极212、用于放置待处理半导体基片的支撑平台214。处理腔室202可以如图3所示有两个或更多，其排列方式也可以是多种多样的。作为最佳实施方式，处理腔室202如图3所示为两个，且两处理腔室202之间具有隔离壁213将二者隔开，隔离壁213上设有通道217，用以实现两处理腔室202较为均一的等离子体处理条件，例如保持腔体压力一致等。

本具体实施方式所涉及的等离子体处理装置中，处理腔室202还包括用于通入反应气体的通气孔、与处理平台202的内壁紧密贴合的保护装置等，上述结构在现有技术中均已有成熟的技术可以实现，为简明起见，在此不作赘述。

步骤S2：预设制程工艺参数。

该步骤中，在进行制程前，需根据处理需求预设工艺参数。此处所涉及的预设工艺参数包括制程所需的全部参数，如腔体压力、刻蚀速率、制程时间、射频功率(包括源功率、偏置功率)等控制参数，用于对待处理半导体基片进行加热的基片电流、控制离子轰击伤害的基片电压、控制刻蚀选择性的离子密度等过程参数，以及其他本领域技术人员公知的相关制程工艺参数，在此不一一列举。

该步骤中，预设工艺参数通常需要根据制程要求设定。以对二氧化硅、氮化硅、硅等常规介质材料进行等离子体刻蚀为例，主要的工艺参数一般可选择为：腔体压力100mTorr～800mTorr，作为较佳实施方式，腔体压力可以为10mTorr～300mTorr；源功率为0～400W，源功率频率为25MHz～120MHz；偏置功率为200～800W，偏置功率频率为2MHz～15MHz，而等离子体处理时间等参数，则根据设定的刻蚀速率以及待处理结构确定。

步骤S3：检测所述等离子体处理装置的装载状态，据此确定调整系数。

该步骤中，根据提供的待处理半导体基片100数量及等离子体处理装置处理腔室202数量，所述等离子体处理装置的处理腔室202可能全部装载有待处理半导体基片100，也可能部分装载有待处理半导体基片100。此时，当等离子体处理装置的处理腔室202全部装载有待处理半导体基片100时，调整系数AD＝0；当所述等离子体处理装置的处理平台202部分装载有待处理半导体基片100时，调整系数AD＝1。

本具体实施方式中，等离子体处理装置的装载状态，可以通过预编程工艺路线及处理顺序反馈至控制系统，也可以通过待处理基片运动传感器检测。

步骤S4：提供各预设工艺参数的工艺参数调整因子，并根据所述预设工艺参数、工艺参数调整因子及调整系数，确认实际工艺参数。

该步骤中，根据制程需求及预设工艺参数，提供腔体压力、刻蚀速率、制程时间、射频功率、基片电流、基片电压、离子密度等预设工艺参数的工艺参数调整因子。本具体实施方式中，各工艺参数调整因子可根据实验数据获得，各预设工艺参数的工艺参数调整因子不全为0，即：至少有一项工艺参数调整因子不为0。作为可选实施方式，主要预设工艺参数的工艺参数调整因子可选择为：腔体压力的工艺参数调整因子为-10mTorr～10mTorr；制程时间的工艺参数调整因子为-10s～10s；射频功率的工艺参数调整因子为-50W～50W。

该步骤中，根据步骤S2、步骤S3中的预设工艺参数和调整系数，以及提供的工艺参数调整因子，确定实际工艺参数，其中：实际工艺参数＝预设工艺参数+调整系数×工艺参数调整因子。即：仅当等离子体处理装置的处理腔室202并未全部装载待处理半导体基片100时，对预设工艺参数进行调整。该过程中，可对单一预设工艺参数进行调整，也可对两项或两项以上的部分工艺参数进行调整，也可对全部工艺参数进行调整，此时，某一预设工艺参数是否进行调整，由其工艺参数调整因子决定，当工艺参数调整因子为0时，该项预设工艺参数不进行调整。

作为可选实施例，在包括两个处理腔室202的等离子体处理装置中，对一片待处理半导体基片100进行等离子体刻蚀处理，主要预设工艺参数为：制程时间50s，腔体压力100mTorr，射频功率500W。由于在贯通的两个处理腔室202内仅有一个处理腔室202的支撑平台214装载有待处理半导体基片100，调整系数AD＝1。此时，与两个处理腔室202均装载有待处理半导体基片100相比，贯通的两个处理腔室202内的腔体压力及离子分布会发生变化，对制程结果最为直接的影响体现在刻蚀速率的变化上，因此，提供制程时间工艺参数调整因子-2s，其他预设工艺参数的工艺参数调整因子均为0，即：仅对等离子体处理时间进行调整，实际制程时间＝50s+(-2)×1＝48s，从而使未全部装载待处理半导体基片100的处理腔室202中进行的制程达到与全部装载待处理半导体基片100的处理腔室202中均一的处理效果。

该步骤中，对何种预设工艺参数进行调整的选择，根据制程需求确定，如：以等离子体刻蚀处理为例，制程时间直接影响等离子体刻蚀深度，而腔体压力直接影响等离子体刻蚀侧壁质量。此处，各预设工艺参数对等离子体处理结果的影响均为本领域技术人员的公知常识，在此不作赘述。

步骤S5：根据实际工艺参数，对基片进行制程。

该步骤中，根据对预设工艺参数进行调整后的实际工艺参数，对待处理半导体基片100进行制程。本具体实施方式中，所述制程为等离子体刻蚀或等离子体化学气相沉积，作为最佳实施方式，所述制程为等离子体刻蚀。

需要指出的是，本具体实施方式提供的用于等离子体处理装置的基片制程方法中，步骤S1、S2、S4的顺序并不受本具体实施方式的限制，即：待处理半导体基片的提供及装载、制程工艺参数的预设以及工艺参数调整因子的提供顺序并不受限制，可进行任意顺序的调整和调换。此外，当等离子体装置包括的处理腔室202数量为两个以上时，该多个处理腔室202装载待处理半导体基片100的数量不同，可在工艺参数调整因子数值范围内，选择相同或不同的工艺参数调整因子，以达到最优的均一化制程处理结果。

本具体实施方式提供的用于等离子体处理装置的基片制程方法，根据等离子体处理装置的装载状态确定调整系数AD，在制程前根据调整系数AD和工艺参数调整因子对预设工艺参数进行调整，得到实际工艺参数，并以实际工艺参数对待处理半导体基片100进行制程。该方法针对具有两个或两个以上处理腔室的等离子体处理装置，能够在对多片待处理半导体基片同时进行制程的同时，不受同时进行制程的半导体基片数量限制的保证制程效果的一致性，具有较高的处理效率和较低的材料及设备损耗，并具有均一的工艺性能和处理效果，能够进一步保证半导体器件的性能和成品率。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种用于等离子体处理装置的基片制程方法，包括以下步骤：

提供待处理半导体基片，并装载至等离子体处理装置；

预设工艺参数；

检测所述等离子体处理装置的装载状态，据此确定调整系数；

提供各预设工艺参数的工艺参数调整因子，并根据所述预设工艺参数、工艺参数调整因子及调整系数，确认实际工艺参数；其中，所述实际工艺参数＝预设工艺参数+调整系数×工艺参数调整因子；

根据实际工艺参数，对基片进行制程。

2.根据权利要求1所述的用于等离子体处理装置的基片制程方法，其特征在于，所述等离子体处理装置包括两个以上的处理腔室。

3.根据权利要求2所述的用于等离子体处理装置的基片制程方法，其特征在于，所述等离子体处理装置的处理腔室全部装载有待处理半导体基片时，调整系数为0；所述等离子体处理装置的处理腔室部分装载有待处理半导体基片时，调整系数为1。

4.根据权利要求1或3所述的用于等离子体处理装置的基片制程方法，其特征在于，所述预设工艺参数包括腔体压力、等离子体处理时间、射频功率、基片电流、基片电压。

5.根据权利要求4所述的用于等离子体处理装置的基片制程方法，其特征在于，所述各预设工艺参数的工艺参数调整因子中，至少一项不为0。

6.根据权利要求4所述的用于等离子体处理装置的基片制程方法，其特征在于，所述腔体压力的工艺参数调整因子为-10～10mTorr。

7.根据权利要求4所述的用于等离子体处理装置的基片制程方法，其特征在于，所述等离子体处理时间的工艺参数调整因子为-10～10s。

8.根据权利要求4所述的用于等离子体处理装置的基片制程方法，其特征在于，所述射频功率的工艺参数调整因子为-50～50W。

9.根据权利要求1或3所述的用于等离子体处理装置的基片制程方法，其特征在于，所述等离子体处理装置的装载状态，通过预编程工艺路线及处理顺序反馈至控制系统，或通过待处理基片运动传感器检测。

10.根据权利要求1所述的用于等离子体处理装置的基片制程方法，其特征在于，所述制程为等离子体刻蚀或等离子体化学气相沉积。