CN103997338A - 延时器及延时锁相环电路 - Google Patents

Abstract

本发明实施例提供一种延时器及延时锁相环电路，该延时器包括第一延时线和第一放大器，所述第一放大器用于对第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性，使用本发明提供的延时器的延时锁相环电路可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

Description

延时器及延时锁相环电路

技术领域

本发明实施例涉及通信技术，尤其涉及一种延时器及延时锁相环电路。

背景技术

高速信号发送与接收，多通道模数转换器、数模转换器以及其它数据处理系统中，通常需要特定相位的时钟或者时钟序列，并且时钟信号的相位准确性与相位噪声优劣将直接影响数据处理系统的整体性能；而且宽数据率处理范围，还需要宽频率变化的时钟。因此宽频率变化范围，宽延时调节范围，精确的相位，低相位噪声的时钟产生技术显得尤为重要。

图1为现有技术的单延时单元延时锁相环电路的结构示意图，如图1所示，输入信号分两路：一路直接经过分频器作为鉴频鉴相器Phase FrequencyDetector，简称PFD)/鉴相器(Phase Detector，简称PD)的参考输入，一路经压控延时线(Voltage Control Delay Line，简称VCDL)延时，再经过分频器作为PFD/PD的反馈输入，两者的相位差经电荷泵(Charge Pump，简称CP)和环路滤波器(Loop Filter，简称LF)转换成VCDL的控制电压Vtc，闭环负反馈调节VCDL的延时，理想情况下，DLL锁定时近似认为Vtc恒定不变。

然而，由于VCDL的电压延时增益因子Kvcdl有限，要实现延时的宽范围调节，则需要Vtc的大范围调节，而在延时锁相环(Delay phase locked loop，简称DLL)环路中Vtc大范围变化将导致CP的充放电电流失配，进而导致PFD/PD的参考输入信号和反馈输入信号在锁定状态下存在固定相位偏差，同时恶化DLL输出的相位杂散。

发明内容

本发明实施例提供一种延时器及延时锁相环电路，用以在实现延时的宽范围调节的基础上，获得相位信息精确、低相位噪声的多相时钟。

本发明第一方面，提供一种延时器，包括第一延时线和第一放大器，所述第一放大器用于对第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性。

在第一方面的第一种可能的实现方式中，还包括：

至少一个第二延时线、至少一个第二放大器、第一开关组、第二开关组和选择器，其中，所述第二延时线和所述第二放大器的数量相等且一一对应，所述第一开关组和所述第二开关组中各自包括的开关的数量，分别等于所述第一延时线和所述第二延时线的数量之和；

所述第二放大器与所述第一放大器并联，所述第二延时线与所述第一延时线级联，所述第一开关组用于选择性的将所述第一控制信号选择性传输给所述第一放大器和/或将所述第二控制信号选择性传输给所述第二放大器中的一个或多个；

所述第二放大器用于对所述第二控制信号进行调整并将调整后的所述第二控制信号提供给与所述第二放大器一一对应的所述第二延时线；

所述第二开关组用于选择性的将所述第一延时线和所述第二延时线延时后的信号输入所述选择器；

所述选择器用于根据预定的相位延时范围，选择所述第一延时线和所述第二延时线中的一个延时线延时后的信号作为所述输出信号。

结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第一放大器和所述第二放大器中的至少一个为可变增益放大器。

根据第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述可变增益放大器包括电压增益放大器或者跨导增益放大器。

结合第一方面或第一方面的第一种至第三种可能的实现方式中任意一种，在第一方面的第四种可能的实现方式中，所述第一延时线包括电压控制延时线或者电流控制延时线，所述第二延时线包括电压控制延时线或者电流控制延时线。

本发明第二方面，提供一种延时锁相环电路，包括：第一分频器、鉴相器、电荷泵、环路滤波器、延时器和第二分频器；

所述第一分频器用于接收输入信号，并对所述输入信号进行分频得到第一分频信号；

所述延时器用于接收所述输入信号，并在控制信号的作用下对所述输入信号进行相位延迟，得到输出信号；

所述第二分频器用于对所述输出信号进行分频，得到第二分频信号，其中，所述第二分频器与所述第一分频器的分频比相等；

所述鉴相器用于根据所述第一分频信号以及所述第二分频信号的相位差，得到第一电压信号；

所述电荷泵用于对所述第一电压信号进行电压转换，得到第一电流信号；

所述环路滤波器用于对所述第一电流信号进行滤波，得到所述控制信号，并将所述控制信号输出给所述延时器；

所述延时器还用于对所述控制信号进行调整，并以调整后的所述控制信号调节所述输出信号的相位延时。

在第二方面的第一种可能的实现方式中，所述控制信号包括：第一控制信号，所述延时器包括：第一延时线和第一放大器，所述第一放大器用于对所述第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性。

根据第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述控制信号还包括：至少一个第二控制信号，所述延时器还包括：至少一个第二延时线、至少一个第二放大器、第一开关组、第二开关组和选择器，其中，所述第二延时线和所述第二放大器的数量相等且一一对应，所述第一开关组和所述第二开关组中各自包括的开关的数量，分别等于所述第一延时线和所述第二延时线的数量之和；

所述第二放大器与所述第一放大器并联，所述第二延时线与所述第一延时线级联，所述第一开关组用于选择性的将所述第一控制信号选择性传输给所述第一放大器和/或将所述第二控制信号选择性传输给所述第二放大器中的一个或多个；

所述第二放大器用于对所述第二控制信号进行调整并将调整后的所述第二控制信号提供给与所述第二放大器一一对应的所述第二延时线；

所述第二开关组用于选择性的将所述第一延时线和所述第二延时线延时后的信号输入所述选择器；

所述选择器用于根据预定的相位延时范围，选择所述第一延时线和所述第二延时线中的一个延时线延时后的信号作为所述输出信号。

结合第二方面的第一种或第二种可能的实现方式，在第二方面的第三种可能的实现方式中，所述第一放大器和所述第二放大器中的至少一个为可变增益放大器。

结合第二方面的第二种或第三种可能的实现方式，在第二方面的第四种可能的实现方式中，还包括：

缓冲器；所述缓冲器用于缓存所述输入信号，并将所述输入信号传输给所述第一分频器，其中，所述缓冲器用于平衡所述选择器引起的额外延时。

本发明实施例提供的延时器及延时锁相环电路中的延时器包括第一延时线和第一放大器，所述第一放大器用于对第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性，通过调节第一放大器的增益对输入延时器的第一控制信号Vtc进行调整，实现第一控制信号Vtc微调的情况下，调整后的所述第一控制信号Vtune大范围变化，使得本发明提供的延时线的应用范围更广，同时由于第一控制信号Vtc的小范围变化，能减小电荷的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，使用本发明提供的延时器的延时锁相环电路可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的单延时单元延时锁相环电路的结构示意图；

图2为本发明提供的延时器实施例一的结构示意图；

图3为本发明提供的延时器实施例二的结构示意图；

图4为本发明提供的延时锁相环电路实施例一的结构示意图；

图5为本发明提供的延时锁相环电路实施例二的结构示意图；

图6为本发明提供的延时锁相环电路实施例三的结构示意图；

图7为本发明提供的延时锁相环电路实施例四的结构示意图；

图8为本发明提供的延时锁相环电路实施例五的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图2为本发明提供的延时器实施例一的结构示意图，如图2所示，本实施例的延时器100包括第一延时线11和第一放大器12，第一放大器12用于对第一控制信号进行调整并将调整后的第一控制信号提供给第一延时线11，以控制第一延时线11的相位延时特性。

具体来说，本实施例的延时器100在第一延时线11之前配置第一放大器12用于对第一控制信号Vtc进行调整并将调整后的第一控制信号Vtune提供给第一延时线11，以控制第一延时线11的相位延时特性，具体可以通过调节第一放大器12的增益对输入本实施例延时器100的第一控制信号Vtc进行调整，实现第一控制信号Vtc微调的情况下，调整后的第一控制信号Vtune大范围变化，调整后的第一控制信号Vtune为第一延时线11的实际控制电压，进而可以控制本实施例的延时器100的相位延时特性实现宽延时调节。

本实施例提供的延时器100包括第一延时线11和第一放大器12，第一放大器12用于对第一控制信号进行调整并将调整后的第一控制信号提供给第一延时线11，以控制第一延时线11的相位延时特性，通过调节第一放大器12的增益对输入本实施例延时器100的第一控制信号Vtc进行调整，实现第一控制信号Vtc微调的情况下，调整后的第一控制信号Vtune大范围变化，使得本实施例提供的延时器100的应用范围更广，使用本实施例提供的延时器100的延时锁相环电路，由于第一控制信号Vtc的小范围变化，能减小电荷的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

图3为本发明提供的延时器实施例二的结构示意图，如图3所示，本实施例的延时器，在图2所示实施例的基础上，还包括：至少一个第二延时线131-13n、至少一个第二放大器141-14n、第一开关组15、第二开关组16和选择器17，其中，第二延时线131-13n和第二放大器141-14n的数量相等且一一对应，第一开关组15和第二开关组16中各自包括的开关的数量，分别等于第一延时线11和第二延时线131-13n的数量之和；第二放大器141-14n与第一放大器12并联，第二延时线131-13n与第一延时线11级联，第二延时线中的n个延时线级联，第一开关组15用于选择性的将第一控制信号选择性传输给第一放大器12和/或将第二控制信号选择性传输给第二放大器141-14n中的一个或多个；第二放大器141-14n用于对第二控制信号进行调整并将调整后的第二控制信号提供给与第二放大器141-14n一一对应的第二延时线131-13n；第二开关组16用于选择性的将第一延时线11和第二延时线131-13n延时后的信号输入选择器17；选择器17用于根据预定的相位延时范围，选择第一延时线11和第二延时线131-13n中的一个延时线延时后的信号作为输出信号。

进一步地，本实施例中的第一放大器和第二放大器中的至少一个为可变增益放大器，本实施例以第一放大器和第二放大器均为可变增益放大器为例进行说明。

举例来说，若第二延时线为一个，则第一延时线和第二延时线级联，第二延时线对第一延时线延时后的信号进行再延时；若第二延时线为两个，则第一延时线和两个第二延时线级联，第一个第二延时线对第一延时线延时后的信号进行再延时，第二个第二延时线对第一个第二延时线延时后的信号进行再延时。

具体来说，本实施例的中并联的第一放大器12和第二放大器141-14n构成放大器阵列，第一延时线11和第二延时线131-13n构成级联的延时线阵列，第二控制信号通过可变增益放大器(Variable Gain Amplifier，简称VGA)[1:n+1]阵列的调整，得到调整后的第二控制信号，第二控制信号为延时线DL(Delay)[1:n+1]阵列的实际控制信号，输入信号从第一延时线DL1的输入端口进入，选择器17根据预定的相位延时范围，选择延时线DL[1:n+1]阵列中的一个延时线延时后的信号作为输出信号，第二开关组16可以选择是否接受前级DL传输过来的信号，以实现可控灵活、效率高的优点，通过调节VGA[1:n+1]阵列的增益实现延时线DL[1:n+1]阵列的延时可变，即实现了延时线DL[1:n+1]阵列延时增益因子可变，调节第一控制信号和/或第二控制信号，调节选择器17输出信号，即可获得宽频带宽延时调节功能，本实施例的方案能够实现宽频带宽延时调节的可变延时增益因子的可变延时器设计。

本实施例提供的延时器，通过调节VGA[1:n+1]阵列的增益实现延时线DL[1:n+1]阵列延时增益因子可变，调节第一控制信号和/或第二控制信号，调节选择器17输出信号，即可获得宽频带宽延时调节功能，使用本实施例的延时器的延时锁相环能够减小电荷泵的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，进而在实现延时的宽范围调节的基础上，获得相位信息精确、低相位噪声的多相时钟。

在一个实施例中，可变增益放大器包括电压增益放大器或者跨导增益放大器。

在一个实施例中，第一延时线包括电压控制延时线或者电流控制延时线，第二延时线包括电压控制延时线或者电流控制延时线。

图4为本发明提供的延时锁相环电路实施例一的结构示意图，如图4所示，本实施例的延时锁相环电路包括：第一分频器21、鉴相器22、电荷泵23、环路滤波器24、延时器25和第二分频器26；第一分频器21用于接收输入信号，并对输入信号进行分频得到第一分频信号；延时器25用于接收输入信号，并在控制信号的作用下对输入信号进行相位延迟，得到输出信号；第二分频器26用于对输出信号进行分频，得到第二分频信号，其中，第二分频器26与第一分频器21的分频比相等；鉴相器22用于根据第一分频信号以及第二分频信号的相位差，得到第一电压信号；电荷泵23用于对第一电压信号进行电压转换，得到第一电流信号；环路滤波器24用于对第一电流信号进行滤波，得到控制信号，并将控制信号输出给延时器25；延时器25还用于对控制信号进行调整，并以调整后的控制信号调节输出信号的相位延时。

具体来说，输入信号分两路：一路直接经过第一分频器21作为鉴相器22的参考输入，一路经延时器25延时，再经过第二分频器26作为鉴相器22的反馈输入，两者的相位差经电荷泵23和环路滤波器24转换成延时器25的控制信号Vtc，延时器25对控制信号Vtc进行调整，并以调整后的控制信号Vtune调节输出信号的相位延时，实现控制信号Vtc微调的情况下，调整后的控制信号Vtune大范围变化，同时由于控制信号Vtc的小范围变化，能减小电荷的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

需要说明的是，本实施例的鉴相器22可以是鉴频鉴相器或者鉴相器。

本实施例提供的延时锁相环电路包括第一分频器21、鉴相器22、电荷泵23、环路滤波器24、延时器25和第二分频器26；第一分频器21用于接收输入信号，并对输入信号进行分频得到第一分频信号；延时器25用于接收输入信号，并在控制信号的作用下对输入信号进行相位延迟，得到输出信号；第二分频器26用于对输出信号进行分频，得到第二分频信号，其中，第二分频器26与第一分频器21的分频比相等；鉴相器22用于根据第一分频信号以及第二分频信号的相位差，得到第一电压信号；电荷泵23用于对第一电压信号进行电压转换，得到第一电流信号；环路滤波器24用于对第一电流信号进行滤波，得到控制信号，并将控制信号输出给延时器25；延时器25还用于对控制信号进行调整，并以调整后的控制信号调节输出信号的相位延时，通过延时器25对控制信号Vtc进行调整，实现控制信号Vtc微调的情况下，调整后的控制信号Vtune大范围变化，由于控制信号Vtc的小范围变化，能减小电荷的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

图5为本发明提供的延时锁相环电路实施例二的结构示意图，如图5所示，本实施例的延时锁相环电路，在图4所示实施例的基础上，控制信号包括：第一控制信号，延时器25包括第一延时线251和第一放大器252，第一放大器252用于对第一控制信号进行调整并将调整后的第一控制信号提供给第一延时线251，以控制第一延时线251的相位延时特性。

具体来说，本实施例的延时锁相环电路中的延时器25通过其中的第一放大器252对输入延时器25的第一控制信号进行调整，并将调整后的第一控制信号提供给第一延时线251，以控制第一延时线251的相位延时特性。

本实施例提供的延时锁相环电路中控制信号包括：第一控制信号，延时器25包括第一延时线251和第一放大器252，第一放大器252用于对第一控制信号进行调整并将调整后的第一控制信号提供给第一延时线251，以控制第一延时线251的相位延时特性，通过延时器25中的第一放大器252对第一控制信号的调整，实现第一控制信号微调的情况下，调整后的第一控制信号大范围变化，由于第一控制信号的小范围变化，能减小电荷的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，可以获得宽频带、相位信息精确、低相位噪声的多相时钟。

图6为本发明提供的延时锁相环电路实施例三的结构示意图，如图6所示，本实施例的延时锁相环电路，在图5所示实施例的基础上，控制信号还包括至少一个第二控制信号，延时器25还包括：至少一个第二延时线2531-253n、至少一个第二放大器2541-254n、第一开关组255、第二开关组256和选择器257，其中，第二延时线2531-253n和第二放大器2541-254n的数量相等且一一对应，第一开关组255和第二开关组256中各自包括的开关的数量，分别等于第一延时线251和第二延时线2531-253n的数量之和；第二放大器2541-254n与第一放大器252并联，第二延时线2531-253n与第一延时线251级联，第一开关组255用于选择性的将第一控制信号选择性传输给第一放大器252和/或将第二控制信号选择性传输给第二放大器2541-254n中的一个或多个；第二放大器2541-254n用于对第二控制信号进行调整并将调整后的第二控制信号提供给与第二放大器2541-254n一一对应的第二延时线；第二开关组256用于选择性的将第一延时线251和第二延时线2531-253n延时后的信号输入选择器257；选择器257用于根据预定的相位延时范围，选择第一延时线251和第二延时线2531-253n中的一个延时线延时后的信号作为输出信号。

进一步地，第一放大器252和第二放大器2541-254n中的至少一个为可变增益放大器。

本实施例的延时锁相环电路还包括缓冲器27，缓冲器27用于缓存输入信号，并将输入信号传输给第一分频器21，其中，缓冲器27用于平衡选择器257引起的额外延时。

具体来说，由于延时器25的输出端采用选择器257选择反馈信号，造成参考通路与反馈通路除延时线外存在延时失配，也会使输出信号获得延时信息不准确，所以本实施例还在参考通路加入缓冲器27，用于平衡反馈通路中选择器257的引入造成的额外延时，缓冲器27与选择器257具有相同的延时、相同的驱动能力以及相同的负载能力，缓冲器27的结构一般可以采用与选择器257单通路相同的结构。

对本实施例延时器25的说明可以参见图3所示实施例的延时器，此处不再赘述。

本实施例提供的延时锁相环电路，通过调节VGA[1:n+1]阵列的增益实现延时线DL[1:n+1]阵列延时增益因子可变，调节第一控制信号和/或第二控制信号，调节选择器17输出信号，即可获得宽频带宽延时调节功能，进一步还包括缓冲器27，用于平衡选择器257引起的额外延时，本实施例的延时锁相环能够减小电荷泵的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，进而在实现延时的宽范围调节的基础上，获得相位信息精确、低相位噪声的多相时钟，并且可以平衡反馈通路中选择器263带来的额外延时。

图7为本发明提供的延时锁相环电路实施例四的结构示意图，如图7所示，本实施例的延时锁相环电路，在图6所示实施例的基础上，第一放大器252和第二放大器2541-254n为电压增益放大器，第一延时线251和第二延时线2531-253n为压控延时线。

本实施例提供的延时锁相环电路，通过调节VGA[1:n+1]阵列的增益实现延时线DL[1:n+1]阵列延时增益因子可变，调节第一控制信号和/或第二控制信号，调节选择器17输出信号，即可获得宽频带宽延时调节功能，进一步还包括缓冲器27，用于平衡选择器257引起的额外延时，本实施例的延时锁相环能够减小电荷泵的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，进而在实现延时的宽范围调节的基础上，获得相位信息精确、低相位噪声的多相时钟，并且可以平衡反馈通路中选择器263带来的额外延时。

图8为本发明提供的延时锁相环电路实施例五的结构示意图，如图8所示，本实施例的延时锁相环电路，在图6所示实施例的基础上，第一放大器252和第二放大器2541-254n为跨导增益放大器，第一延时线251和第二延时线2531-253n为流控延时线。

本实施例提供的延时锁相环电路，通过调节VGA[1:n+1]阵列的增益实现延时线DL[1:n+1]阵列延时增益因子可变，调节第一控制信号和/或第二控制信号，调节选择器17输出信号，即可获得宽频带宽延时调节功能，进一步还包括缓冲器27，用于平衡选择器257引起的额外延时，本实施例的延时锁相环能够减小电荷泵的充放电电流失配，减小参考信号与反馈信号的确定性相位差，得到的输出与输入间的相对相位信息准确，输出的相位杂散小，进而在实现延时的宽范围调节的基础上，获得相位信息精确、低相位噪声的多相时钟，并且可以平衡反馈通路中选择器263带来的额外延时。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种延时器，其特征在于，包括第一延时线和第一放大器，所述第一放大器用于对第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性。

2.根据权利要求1所述的延时器，其特征在于，还包括：

至少一个第二延时线、至少一个第二放大器、第一开关组、第二开关组和选择器，其中，所述第二延时线和所述第二放大器的数量相等且一一对应，所述第一开关组和所述第二开关组中各自包括的开关的数量，分别等于所述第一延时线和所述第二延时线的数量之和；

所述第二放大器与所述第一放大器并联，所述第二延时线与所述第一延时线级联，所述第一开关组用于选择性的将所述第一控制信号选择性传输给所述第一放大器和/或将所述第二控制信号选择性传输给所述第二放大器中的一个或多个；

所述第二放大器用于对所述第二控制信号进行调整并将调整后的所述第二控制信号提供给与所述第二放大器一一对应的所述第二延时线；

所述第二开关组用于选择性的将所述第一延时线和所述第二延时线延时后的信号输入所述选择器；

所述选择器用于根据预定的相位延时范围，选择所述第一延时线和所述第二延时线中的一个延时线延时后的信号作为所述输出信号。

3.根据权利要求1或2所述的延时器，其特征在于，所述第一放大器和所述第二放大器中的至少一个为可变增益放大器。

4.根据权利要求3所述的延时器，其特征在于，所述可变增益放大器包括电压增益放大器或者跨导增益放大器。

5.根据权利要求1-4中任一项所述的延时器，其特征在于，所述第一延时线包括电压控制延时线或者电流控制延时线，所述第二延时线包括电压控制延时线或者电流控制延时线。

6.一种延时锁相环电路，其特征在于，包括：第一分频器、鉴相器、电荷泵、环路滤波器、延时器和第二分频器；

所述第一分频器用于接收输入信号，并对所述输入信号进行分频得到第一分频信号；

所述延时器用于接收所述输入信号，并在控制信号的作用下对所述输入信号进行相位延迟，得到输出信号；

所述第二分频器用于对所述输出信号进行分频，得到第二分频信号，其中，所述第二分频器与所述第一分频器的分频比相等；

所述鉴相器用于根据所述第一分频信号以及所述第二分频信号的相位差，得到第一电压信号；

所述电荷泵用于对所述第一电压信号进行电压转换，得到第一电流信号；

所述环路滤波器用于对所述第一电流信号进行滤波，得到所述控制信号，并将所述控制信号输出给所述延时器；

所述延时器还用于对所述控制信号进行调整，并以调整后的所述控制信号调节所述输出信号的相位延时。

7.根据权利要求6所述的延时锁相环电路，其特征在于，所述控制信号包括：第一控制信号，所述延时器包括：第一延时线和第一放大器，所述第一放大器用于对所述第一控制信号进行调整并将调整后的所述第一控制信号提供给所述第一延时线，以控制所述第一延时线的相位延时特性。

8.根据权利要求7所述的延时锁相环电路，其特征在于，所述控制信号还包括：至少一个第二控制信号，所述延时器还包括：至少一个第二延时线、至少一个第二放大器、第一开关组、第二开关组和选择器，其中，所述第二延时线和所述第二放大器的数量相等且一一对应，所述第一开关组和所述第二开关组中各自包括的开关的数量，分别等于所述第一延时线和所述第二延时线的数量之和；

所述第二放大器与所述第一放大器并联，所述第二延时线与所述第一延时线级联，所述第一开关组用于选择性的将所述第一控制信号选择性传输给所述第一放大器和/或将所述第二控制信号选择性传输给所述第二放大器中的一个或多个；

所述第二放大器用于对所述第二控制信号进行调整并将调整后的所述第二控制信号提供给与所述第二放大器一一对应的所述第二延时线；

所述第二开关组用于选择性的将所述第一延时线和所述第二延时线延时后的信号输入所述选择器；

所述选择器用于根据预定的相位延时范围，选择所述第一延时线和所述第二延时线中的一个延时线延时后的信号作为所述输出信号。

9.根据权利要求7或8所述的延时锁相环电路，其特征在于，所述第一放大器和所述第二放大器中的至少一个为可变增益放大器。

10.根据权利要求8或9所述的延时锁相环电路，其特征在于，还包括：

缓冲器；所述缓冲器用于缓存所述输入信号，并将所述输入信号传输给所述第一分频器，其中，所述缓冲器用于平衡所述选择器引起的额外延时。