CN103984789B - 大规模集成电路设计中基于线长最短优化的绕障布线方法 - Google Patents
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Abstract
本发明涉及大规模集成电路物理设计技术领域,特别是一种大规模集成电路设计中基于线长最短优化的绕障布线方法,该方法首先根据逃逸图理论构建布线问题布线图,然后采用多源并发探索方法标记顶点即必经点,再基于必经点集合构建一个可行解Steiner树,最后优化可行解。该方法布线布局合理,所得线长短,布线效果好。
Description
技术领域
本发明涉及大规模集成电路物理设计技术领域,特别是一种大规模集成电路设计中基于线长最短优化的绕障布线方法。
背景技术
大规模集成电路物理设计中,在曼哈顿模型下,基于线长最短优化的布线方法是物理设计中总体布线和详细布线最重要的基础工作。随着集成电路技术的迅速发展,现代集成电路设计中大量引入了宏单元、IP模块、预布线线网等,使得布线芯片上的出现了大量的矩形障碍且个数仍在不断增加。同时,需要互联的引脚个数也在不断的增加,使得布线难度也增大。在布线过程中,需要将同属于一个线网的所有引脚通过一个直角斯坦纳树连通起来,且不穿过任何的矩形障碍。所得到的直角斯坦纳树的总线长是该问题的一个重要指标。因此,设计一个基于线长最短优化的绕障布线方法显得尤为重要。
发明内容
本发明的目的在于提供一种大规模集成电路设计中基于线长最短优化的绕障布线方法,该方法布线布局合理,所得线长短,布线效果好。
为实现上述目的,本发明采用的技术方案是:一种大规模集成电路设计中基于线长最短优化的绕障布线方法,首先根据逃逸图理论构建布线问题布线图,然后采用多源并发探索方法选择顶点标记为必经点,再基于必经点集合构建一个可行解Steiner树,最后优化可行解。
在本发明一实施例中,该方法具体包括以下步骤:
步骤(1) 初始化,输入布线问题的线网信息和障碍信息;
步骤(2) 根据线网信息和障碍信息,构造逃逸图G=(V,E,T,ω);所述逃逸图为带权无向图,E表示边集合,V 表示顶点集合,引脚对应的顶点称为端点,T表示端点集合,表示边的权重映射函数,边的权重对应边在布线区域的实际线长;
步骤(3) 采用多源并发探索方法标记必经点,得到必经点集合PV;
步骤(4) 将必经点集合和端点集合的并集PV∪T中顶点都看成端点,使用Steiner树构造方法构建一个可行解ST;
步骤(5) 优化可行解ST。
在本发明一实施例中,所述步骤(3)中,所述必经点是指期望在构造可行解时经过这些顶点,所述多源并发探索方法包括以下步骤:
步骤(3.1) 初始化过程:用端点集合中各个端点分别构成一个顶点集,并分别作为泰森图种子也即源点,每个泰森图种子设置为未标记状态;
步骤(3.2) 扩展过程:从多个未标记的泰森图种子出发构建泰森图,记录遍历过程中得到的桥边,每轮扩展过程顶点遍历范围为当前找到桥边的最小跨度Range,即对当前遍历顶点u有u.dist ≤ Range,否则进入回溯过程;
步骤(3.3) 回溯过程:从所有遍历到的桥边中选出跨度最小且相应泰森图种子S i 和S j 都未标记的一组主桥边MBs(S i ,S j ),以每个主桥边上的每个顶点为当前点,采用回溯法遍历S i 和S j 之间的所有最短路径,每条最短路径的两端顶点都添加到必经点集合PV中,该些最短路径上的所有顶点构成顶点集SPS ij ,进入更新过程;
步骤(3.4) 更新过程:顶点集S i 、S j 和SPS ij 中所有顶点构成一个新的泰森图种子S n ,使用S n 替代S i 和S j ,S n 设置为标记状态,继续执行回溯过程,直到所有的泰森图种子都为标记状态;
步骤(3.5) 清除所有泰森图种子的标记,重复执行步骤(3.2)- (3.4),直到只剩下一个泰森图种子;
所述多源并发探索方法中,用桥边B(u,v)表示连接两个邻接泰森域的边e(u,v),桥边的跨度B(u,v).span由公式计算得到,其中u.dist表示顶点u到所属泰森域对应的泰森图种子的最短路径的总权重;两个泰森域之间的一组主桥边MBs(S i ,S j )是指两个泰森域之间所有桥边中跨度最小的桥边集合,S i 和S j 表示这两个泰森域对应的泰森图种子。
在本发明一实施例中,所述步骤(4)中,所述Steiner树构造方法包括以下步骤:
步骤(4.1) 构造一个Steiner树ST 1;
步骤(4.2) 将Steiner树ST 1中属于必经点集合PV的叶子节点及其关联的关键路径删除,关键路径是指一条路径满足:两端顶点是端点或者度数大于2、中间节点度数为2的非端点顶点;
步骤(4.3) 优化Steiner树ST 1,完成一个Steiner树的构造。
在本发明一实施例中,所述步骤(5)中,优化可行解的方法是基于泰森图标记引导点集合IV,逐个使用引导点优化可行解ST,具体包括以下步骤:
步骤(5.1) 将每个端点都作为一个泰森图种子构造泰森图;
步骤(5.2) 如果一个顶点及其相邻的顶点分别属于3个及以上不同的泰森域,则将这个顶点添加到引导点集合IV中;
步骤(5.3) 对每个引导点γ执行下列操作:将可行解ST中所有度数大于2的非端点顶点、引导点γ和端点集合T中所有顶点看成端点,使用Steiner树构造方法构造一个Steiner树ST n ,如果ST n 总线长比ST短,则使用ST n 替代ST;
步骤(5.4) 所得的ST就是得到的最终Steiner树。
本发明的有益效果是解决了现有大规模集成电路设计中的布线问题,实现了一种更加有效的布线方法,利用该方法进行布线,布局合理,所得线长短,相较于现有技术中最新的几种布线方法均具有更佳的效果,从而实现线长最短优化,具有很强的实用性和广阔的应用前景。
附图说明
图1是本发明方法的实现流程图。
图2是本发明方法中多源并发探索方法的实现流程图。
图3是使用本发明方法构造出的无障碍电路IND5的布线图。
图4是使用本发明方法构造出的有障碍电路IND5的布线图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步说明。
本发明实施例中布线问题具体描述如下:
给定线网信息和障碍信息,给定的线网信息中包括每个线网引脚在平面上的二维坐标信息,给定的障碍信息中包括每个矩形障碍的四个角(4个顶点)在平面上的二维坐标信息;要求引脚不会落在障碍的内部,但可以在障碍的边界上;要求两个障碍不会相互叠加,但可以在边界上相邻;问题目标是,构造出一个不经过任何障碍内部的仅由水平和垂直线构成的斯坦纳树,连通所有的线网引脚,使其的总线长度最小。
图1是本发明方法的实现流程图。如图1所示,本发明大规模集成电路设计中基于线长最短优化的绕障布线方法,首先根据逃逸图(Escape Graph)理论构建布线问题布线图,然后采用多源并发探索方法选择顶点标记为必经点,再基于必经点集合构建一个可行解Steiner树,最后优化可行解。具体包括以下步骤:
步骤(1) 初始化,输入上述布线问题的线网信息和障碍信息。
步骤(2) 根据线网信息和障碍信息,使用[参考文献:Ganley JL, Cohoon JPRouting a multi-terminal critical net: Steiner tree construction in thepresence of obstacles. In: Circuits and Systems, 1994. ISCAS '94., 1994 IEEEInternational Symposium on, 30 May-2 Jun 1994 1994. pp 113-116 vol.111]中所提到的方法构造逃逸图G=(V,E,T,ω);所述逃逸图为带权无向图,E表示边集合,V 表示顶点集合,引脚对应的顶点称为端点,T表示端点集合,表示边的权重映射函数,边的权重对应边在布线区域的实际线长。
步骤(3) 采用多源并发探索方法将一些顶点标记为必经点,得到必经点集合PV。
所述步骤(3)中,所述必经点是指期望在构造可行解时经过这些顶点。图2是本发明方法中多源并发探索方法的实现流程图。如图2所示,所述多源并发探索方法包括初始化过程、扩展过程、回溯过程和更新过程,具体包括以下步骤:
步骤(3.1) 初始化过程:用端点集合中各个端点分别构成一个顶点集,并分别作为泰森图种子也即源点,每个泰森图种子设置为未标记状态;
步骤(3.2) 扩展过程:执行Dijkstra’s算法从多个未标记的泰森图种子出发构建泰森图,记录遍历过程中得到的桥边,每轮扩展过程顶点遍历范围为当前找到桥边的最小跨度Range,即对当前遍历顶点u有u.dist ≤ Range,否则暂停Dijkstra’s算法进入回溯过程;
步骤(3.3) 回溯过程:从所有遍历到的桥边中选出跨度最小且相应泰森图种子S i 和S j 都未标记的一组主桥边MBs(S i ,S j ),以每个主桥边上的每个顶点为当前点,采用回溯法遍历S i 和S j 之间的所有最短路径,每条最短路径的两端顶点都添加到必经点集合PV中,该些最短路径上的所有顶点构成顶点集SPS ij ,进入更新过程;
步骤(3.4) 更新过程:顶点集S i 、S j 和SPS ij 中所有顶点构成一个新的泰森图种子S n ,使用S n 替代S i 和S j ,S n 设置为标记状态,继续执行回溯过程,直到所有的泰森图种子都为标记状态;
步骤(3.5) 清除所有泰森图种子的标记,重复执行步骤(3.2)- (3.4),直到只剩下一个泰森图种子。
所述多源并发探索方法中,用桥边B(u,v)表示连接两个邻接泰森域的边e(u,v),桥边的跨度B(u,v).span由公式计算得到,其中u.dist表示顶点u到所属泰森域对应的泰森图种子的最短路径的总权重;两个泰森域之间的一组主桥边MBs(S i ,S j )是指两个泰森域之间所有桥边中跨度最小的桥边集合,S i 和S j 表示这两个泰森域对应的泰森图种子。
所述多源并发探索方法中,顶点集S i 和S j 之间的最短路径是指在逃逸图G中两个非空顶点集合之间的最短路径,如果存在两个顶点a∈S i ,b∈S j 且,则a、b之间的最短路径Path(a,b)称为顶点集S i 和S j 之间的一条最短路径,其中D(a,b)表示最短路径Path(a,b)的权重,;
所述多源并发探索方法中,回溯法是一个递归过程,用u表示当前点:
(1)如果u是所在泰森域的泰森图种子中的一个顶点,则u是S i 和S j 之间的某个最短路径的两端顶点之一,将u添加到必经点集合PV中,跳出递归过程;
(2)否则,对逃逸图G中每个与u关联的顶点w,如果有,则将w加入到顶点集SPS ij 中,并以w为当前点继续当前递归过程。
步骤(4) 将必经点集合和端点集合的并集PV∪T中顶点都看成端点,使用Steiner树构造方法构建一个可行解ST。
所述步骤(4)中,所述Steiner树构造方法包括以下步骤:
步骤(4.1) 使用[参考文献:Takahashi H, Matsuyama A (1980) Anapproximate solution for the Steiner problem in graphs. Math Jpn 6 (24):573-577]中所提及的方法构造一个Steiner树ST 1;
步骤(4.2) 将Steiner树ST 1中属于必经点集合PV的叶子节点及其关联的关键路径删除,关键路径是指一条路径满足:两端顶点是端点或者度数大于2、中间节点度数为2的非端点顶点;
步骤(4.3) 使用[参考文献:MP de Aragao CR, E Uchoa, RF Werneck (2001)Hybrid Local Search for the Steiner Problem in Graphs. In Extended Abstractsof the 4th Metaheuristics International Conference:429-433]中提到的关键路径替代方法优化Steiner树ST 1,完成一个Steiner树的构造。
步骤(5) 优化可行解ST。
所述步骤(5)中,优化可行解的方法是基于泰森图标记引导点集合IV,逐个使用引导点优化可行解ST,具体包括以下步骤:
步骤(5.1) 将每个端点都作为一个泰森图种子构造泰森图;
步骤(5.2) 如果一个顶点及其相邻的顶点分别属于3个及以上不同的泰森域,则将这个顶点添加到引导点集合IV中;
步骤(5.3) 对每个引导点γ执行下列操作:将可行解ST中所有度数大于2的非端点顶点、引导点γ和端点集合T中所有顶点看成端点,使用Steiner树构造方法构造一个Steiner树ST n ,如果ST n 总线长比ST短,则使用ST n 替代ST;
步骤(5.4) 所得的ST就是得到的最终Steiner树。
电路IND5使用本发明方法构造出的布线图如图3、4所示,图3是无障碍电路IND5的布线图,图4是有障碍电路IND5的布线图。
本发明对现有技术中最新的几种方法与本发明方法解决布线问题的效果进行了仿真分析,具体参见表1和表2。在表1中列举出了各种方法解决22个标准电路的带障碍问题的结果对比,其中共包含了5种已有启发式方法和1种确定性方法所得结果的线长。在表2中列举出了各种方法解决22个标准电路的无障碍问题的结果对比,其中共包含了2种已有启发式方法和1种确定性方法所得结果的线长。
表1 各种方法解决带障碍问题所得结果的线长对比
Huang:为确定性方法,虽然可以求得最优解,但运行时间过长,甚至无法得到最终结果[参考文献:Huang T, Young EFY (2010) Obstacle-avoiding rectilinear Steinerminimum tree construction: an optimal approach. Proceedings of theInternational Conference on Computer-Aided Design, pp 610-613]
Liu:[参考文献:Liu C-H, Kuo S-Y, Lee DT, Lin C-S, Weng J-H, Yuan S-Y(2012) Obstacle-Avoiding Rectilinear Steiner Tree Construction: A Steiner-Point-Based Algorithm. Computer-Aided Design of Integrated Circuits andSystems, IEEE Transactions on 31 (7):1050-1060.]
Ajwani:[参考文献:Ajwani G, Chu C, Mak W-K (2011) FOARS: FLUTE BasedObstacle-Avoiding Rectilinear Steiner Tree Construction. Computer-AidedDesign of Integrated Circuits and Systems, IEEE Transactions on 30 (2):194-204.]
Lin:[参考文献:Lin CW, Chen S-Y, Chi-Feng L, Yao-Wen C, Chia-Lin Y(2008) Obstacle-Avoiding Rectilinear Steiner Tree Construction Based onSpanning Graphs. Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on 27 (4):643-653.]
Li:[参考文献:Li L, Young EFY (2008) Obstacle-avoiding rectilinearSteiner tree construction. Paper presented at the Proceedings of the 2008IEEE/ACM International Conference on Computer-Aided Design, San Jose,California: 523-528.]
Long:[参考文献:Long J, Zhou H, O. MS (2008) EBOARST: An EfficientEdge-Based Obstacle-Avoiding Rectilinear Steiner Tree Construction Algorithm.Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactionson 27 (12):2169-2182.]
表2 各种方法解决无障碍问题所得结果的线长对比
GeoSteiner: 为确定性方法,虽然可以求得最优解,但运行时间过长,甚至无法得到最终结果[参考文献:Warme D, Winter P, Zachariasen M (2001) GeoSteinerSoftware for Computing Steiner Trees. http://www.diku.dk/hjemmesider/ansatte/martinz/geosteiner/.]
Long:[参考文献:Long J, Zhou H, O. MS (2008) EBOARST: An EfficientEdge-Based Obstacle-Avoiding Rectilinear Steiner Tree Construction Algorithm.Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactionson 27 (12):2169-2182.]
Ajwani:[参考文献:Ajwani G, Chu C, Mak W-K (2011) FOARS: FLUTE BasedObstacle-Avoiding Rectilinear Steiner Tree Construction. Computer-AidedDesign of Integrated Circuits and Systems, IEEE Transactions on 30 (2):194-204.]
经过仿真结果分析,本发明的求解质量明显优于目前最新的几种方法,特别是针对较大的线网。从上述分析可以得出结论,本发明是一种更加有效的大规模集成电路设计中基于线长最短优化的绕障布线方法。
以上是本发明的较佳实施例,凡依本发明技术方案所作的改变,所产生的功能作用未超出本发明技术方案的范围时,均属于本发明的保护范围。
Claims (3)
1.一种大规模集成电路设计中基于线长最短优化的绕障布线方法,其特征在于,首先根据逃逸图理论构建布线问题布线图,然后采用多源并发探索方法选择顶点标记为必经点,再基于必经点集合构建一个可行解Steiner树,最后优化可行解;具体包括以下步骤:
步骤(1)初始化,输入布线问题的线网信息和障碍信息;
步骤(2)根据线网信息和障碍信息,构造逃逸图G=(V,E,T,ω);所述逃逸图为带权无向图,E表示边集合,V表示顶点集合,引脚对应的顶点称为端点,T表示端点集合,ω:E→R+表示边的权重映射函数,边的权重对应边在布线区域的实际线长;
步骤(3)采用多源并发探索方法标记必经点,得到必经点集合PV;
步骤(4)将必经点集合和端点集合的并集PV∪T中顶点都看成端点,使用Steiner树构造方法构建一个可行解ST;
步骤(5)优化可行解ST;
所述步骤(3)中,所述必经点是指期望在构造可行解时经过这些顶点,所述多源并发探索方法包括以下步骤:
步骤(3.1)初始化过程:用端点集合中各个端点分别构成一个顶点集,并分别作为泰森图种子也即源点,每个泰森图种子设置为未标记状态;
步骤(3.2)扩展过程:从多个未标记的泰森图种子出发构建泰森图,记录遍历过程中得到的桥边,每轮扩展过程顶点遍历范围为当前找到桥边的最小跨度Range,即对当前遍历顶点u有u.dist≤Range,否则进入回溯过程;
步骤(3.3)回溯过程:从所有遍历到的桥边中选出跨度最小且相应泰森图种子Si和Sj都未标记的一组主桥边MBs(Si,Sj),以每个主桥边上的每个顶点为当前点,采用回溯法遍历Si和Sj之间的所有最短路径,每条最短路径的两端顶点都添加到必经点集合PV中,该些最短路径上的所有顶点构成顶点集SPSij,进入更新过程;
步骤(3.4)更新过程:顶点集Si、Sj和SPSij中所有顶点构成一个新的泰森图种子Sn,使用Sn替代Si和Sj,Sn设置为标记状态,继续执行回溯过程,直到所有的泰森图种子都为标记状态;
步骤(3.5)清除所有泰森图种子的标记,重复执行步骤(3.2)-(3.4),直到只剩下一个泰森图种子;
所述多源并发探索方法中,用桥边B(u,v)表示连接两个邻接泰森域的边e(u,v),桥边的跨度B(u,v).span由公式B(u,v).span=v.dist+u.dist+ω(e)计算得到,其中u.dist表示顶点u到所属泰森域对应的泰森图种子的最短路径的总权重;两个泰森域之间的一组主桥边MBs(Si,Sj)是指两个泰森域之间所有桥边中跨度最小的桥边集合,Si和Sj表示这两个泰森域对应的泰森图种子。
2.根据权利要求1所述的大规模集成电路设计中基于线长最短优化的绕障布线方法,其特征在于,所述步骤(4)中,所述Steiner树构造方法包括以下步骤:
步骤(4.1)构造一个Steiner树ST1;
步骤(4.2)将Steiner树ST1中属于必经点集合PV的叶子节点及其关联的关键路径删除,关键路径是指一条路径满足:两端顶点是端点或者度数大于2、中间节点度数为2的非端点顶点;
步骤(4.3)优化Steiner树ST1,完成一个Steiner树的构造。
3.根据权利要求1所述的大规模集成电路设计中基于线长最短优化的绕障布线方法,其特征在于,所述步骤(5)中,优化可行解的方法是基于泰森图标记引导点集合IV,逐个使用引导点优化可行解ST,具体包括以下步骤:
步骤(5.1)将每个端点都作为一个泰森图种子构造泰森图;
步骤(5.2)如果一个顶点及其相邻的顶点分别属于3个及以上不同的泰森域,则将这个顶点添加到引导点集合IV中;
步骤(5.3)对每个引导点γ执行下列操作:将可行解ST中所有度数大于2的非端点顶点、引导点γ和端点集合T中所有顶点看成端点,使用Steiner树构造方法构造一个Steiner树STn,如果STn总线长比ST短,则使用STn替代ST;
步骤(5.4)所得的ST就是得到的最终Steiner树。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410036947.8A CN103984789B (zh) | 2014-01-26 | 2014-01-26 | 大规模集成电路设计中基于线长最短优化的绕障布线方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410036947.8A CN103984789B (zh) | 2014-01-26 | 2014-01-26 | 大规模集成电路设计中基于线长最短优化的绕障布线方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103984789A CN103984789A (zh) | 2014-08-13 |
CN103984789B true CN103984789B (zh) | 2017-01-25 |
Family
ID=51276760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410036947.8A Expired - Fee Related CN103984789B (zh) | 2014-01-26 | 2014-01-26 | 大规模集成电路设计中基于线长最短优化的绕障布线方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103984789B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107330205B (zh) * | 2017-07-05 | 2020-07-07 | 大连民族大学 | 复杂推移式活动隔断系统轨道布局优化设备 |
CN107274034B (zh) * | 2017-07-05 | 2020-04-14 | 大连民族大学 | 复杂推移式活动隔断系统轨道布局优化方法 |
CN107992666B (zh) * | 2017-11-28 | 2020-08-04 | 清华大学 | 一种逃逸布线方法 |
CN108804811B (zh) * | 2018-06-07 | 2021-11-30 | 福州大学 | 大规模集成电路设计中多层绕障直角布线方法 |
CN109033611B (zh) * | 2018-07-20 | 2023-04-07 | 福州大学 | 一种vlsi多端点线网绕障碍的布线方法 |
CN111368493B (zh) * | 2018-12-26 | 2023-03-14 | 杭州广立微电子股份有限公司 | 一种基于稀疏网格的自动版图布线生成方法 |
CN110941940B (zh) * | 2019-12-04 | 2023-06-13 | 杭州广立微电子股份有限公司 | 一种基于碰撞检测的3d绕线方法、存储设备和系统 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1588381A (zh) * | 2004-07-06 | 2005-03-02 | 清华大学 | 超大规模集成电路避障碍的直角Steiner树方法 |
CN103324796A (zh) * | 2013-06-21 | 2013-09-25 | 福州大学 | 一种大规模集成电路设计中的绕障直角斯坦纳树构造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6591411B2 (en) * | 2001-03-15 | 2003-07-08 | International Business Machines Corporation | Apparatus and method for determining buffered steiner trees for complex circuits |
US7065730B2 (en) * | 2003-04-17 | 2006-06-20 | International Business Machines Corporation | Porosity aware buffered steiner tree construction |
-
2014
- 2014-01-26 CN CN201410036947.8A patent/CN103984789B/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1588381A (zh) * | 2004-07-06 | 2005-03-02 | 清华大学 | 超大规模集成电路避障碍的直角Steiner树方法 |
CN103324796A (zh) * | 2013-06-21 | 2013-09-25 | 福州大学 | 一种大规模集成电路设计中的绕障直角斯坦纳树构造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103984789A (zh) | 2014-08-13 |
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Legal Events
Date | Code | Title | Description |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
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