CN103970182B

CN103970182B - 用于宽带宽谐振全局时钟分配的方法和系统

Info

Publication number: CN103970182B
Application number: CN201410031948.3A
Authority: CN
Inventors: T·J·布赛罗; A·J·德拉克; R·A·格罗韦斯; J·D·希伯勒; Y·I·金; 方良得; W·R·雷奥尔; P·J·莱斯特尔; M·G·R·汤姆森
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2013-02-05
Filing date: 2014-01-23
Publication date: 2017-03-01
Anticipated expiration: 2034-01-23
Also published as: US20140223210A1; US9612612B2; CN103970182A; US9058130B2; US20150234422A1

Abstract

本发明涉及一种用于宽带宽谐振全局时钟分配的可调扇区缓冲器。一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

Description

用于宽带宽谐振全局时钟分配的方法和系统

技术领域

本申请一般地涉及改进的数据处理装置和方法，更具体地说，涉及用于宽带宽谐振全局时钟分配的机制。

背景技术

在同步数字系统中，时钟信号用于定义该系统中的数据移动的时间参考。时钟分配网络将来自公共点的时钟信号分配给需要该信号的所有元件。因为这种功能对于同步系统的工作而言至关重要，所以更多地关注时钟信号及其分配中使用的电网络的特征。时钟信号通常被视为简单的控制信号；但是，这些信号具有某些非常特殊的特征和属性。

时钟信号通常使用最大扇出(fanout)加载，并且在整个同步系统中以任何信号(控制或数据信号)的最高速度工作。因为时钟信号为数据信号提供时间参考，所以时钟波形必须特别干净和尖锐。此外，这些时钟信号尤其受技术扩展的影响，因为当线路尺寸减小时，长的全局互连线路变得电阻明显增加。这种增加的线路电阻是时钟分配对同步性能的重要性增加的一个主要原因。最后，对时钟信号到达时间的任何差异和不确定性的控制可以严重限制整个系统的最大性能，并且产生灾难性的竞争条件，其中不正确的数据信号可能锁存在寄存器中。

时钟分配网络通常在芯片消耗的电力中占很大一部分。谐振时钟分配可以节省多达50％的全局时钟电力。现代处理器工作的频率范围宽于谐振电路的带宽。此外，谐振和非谐振时钟模式之间的快速切换将导致不可接受的时钟波形更改。谐振定时获得显著的电感；但是，典型的平面、螺旋电感器导致对电源网格的更多中断和更高级路由。谐振或其它多模式定时

网格的不同扇区以不同方式加载，因此单一缓冲器大小并非最优。在最后一刻调整时钟网格调谐，并且扇区负载会变化，从而需要缓冲器调整，这通常在前段制程（FEOL）（其包括为形成晶体管（金属层下面的任何事物）而采取的步骤）之后。

发明内容

在一个示例性实施例中，提供一种在数据处理系统中的用于宽带宽谐振时钟分配的方法。所述方法包括基于集成电路的时钟信号的频率而标识所述集成电路的谐振模式。所述集成电路包括多个组件，时钟网格被配置为将所述时钟信号分配给所述多个组件，并且可调扇区缓冲器被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述方法还包括配置所述可调扇区缓冲器以便设置所述时钟信号的延迟和转换速率。所述方法还包括配置至少一个可调电阻开关以便动态地将至少一个电感器切换入或切换出所述时钟分配以实现所标识的谐振模式。

在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及多个可调扇区缓冲器级。每个可调扇区缓冲器级被配置为接收所述时钟信号并将输出提供给所述时钟网格。每个可调扇区缓冲器级包括至少一个可选择的可调扇区缓冲器。每个可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

在其它示例性实施例中，提供一种计算机程序产品，其包括具有计算机可读程序的计算机可用或可读介质。所述计算机可读程序在计算设备上执行时，导致所述计算设备执行上面针对所述方法示例性实施例描述的多个操作或操作组合。

在另一个示例性实施例中，提供一种系统/装置。所述系统/装置可以包括一个或多个处理器以及耦合到所述一个或多个处理器的存储器。所述存储器可以包括指令，所述指令在由所述一个或多个处理器执行时，导致所述一个或多个处理器执行上面针对所述方法示例性实施例描述的多个操作或操作组合。

在本发明的实例实施例的以下详细描述中描述了本发明的这些和其它特性和优点，或者鉴于本发明的实例实施例的以下详细描述，本发明的这些和其它特性和优点将对于所属技术领域的普通技术人员而言变得显而易见。

附图说明

当结合附图阅读时，通过参考以下对示例性实施例的详细描述，可以最佳地理解发明本身及其优选使用模式、进一步的目标和优点，这些附图是：

图1示出根据一个示例性实施例的多模式谐振时钟分配；

图2示出根据一个示例性实施例的谐振时钟的调谐；

图3示出双电感器实施例的电力节省；

图4是示出根据一个示例性实施例的用于配置多模式谐振时钟分配的机制的操作的流程图；

图5示出根据一个示例性实施例的四扇区多模式谐振时钟分配；

图6示出根据一个示例性实施例的可编程扇区缓冲器；

图7A示出根据一个示例性实施例的可编程扇区缓冲器的输出下降转换、延迟和功率控制；

图7B示出根据一个示例性实施例的可编程扇区缓冲器的输出上升转换、延迟和功率控制；

图8示出根据一个示例性实施例的全强度扇区缓冲器的实现；

图9示出根据一个示例性实施例的在缓冲器大小过程调谐上的延迟更改和转换；

图10示出根据一个示例性实施例的随扇区缓冲器的编程强度而增加延迟；

图11示出根据一个示例性实施例的随扇区缓冲器的编程强度而减小延迟；

图12示出根据一个示例性实施例的用于减小内置于扇区缓冲器的驱动器中的直通电流的非重叠切换；

图13A-13D示出根据一个示例性实施例的后段制程可替换的缓冲器设计；

图14示出根据一个示例性实施例的单个电感器的开关块；

图15示出根据一个示例性实施例的在栅极输入端具有RC滤波器的开关设计；

图16示出根据一个示例性实施例的开关电阻随编程阶梯（step）的更改；

图17示出根据一个示例性实施例的用于进入谐振模式的阶梯模式；

图18A示出根据一个示例性实施例的可调谐振开关及其控制逻辑控制结构；

图18B示出根据一个示例性实施例的可调谐振开关及其控制逻辑控制结构；

图19A示出根据一个示例性实施例的全通门可调谐振开关；

图19B示出根据一个示例性实施例的仅针对高频模式增量地启用全通门的全通门实施例；

图20示出根据一个示例性实施例的组合式数字和电压调谐谐振开关；

图21示出根据一个示例性实施例的模拟电压斜坡可调谐振开关；

图22示出根据一个示例性实施例的用于从非谐振模式切换到谐振模式的电压逐渐上升以及用于从谐振模式切换到非谐振模式的电压逐渐下降；

图23示出根据一个示例性实施例的具有平台的电压斜坡；

图24示出根据一个示例性实施例的模拟泵和控制谐振开关；以及

图25示出根据一个示例性实施例的细长电感器。

具体实施方式

示例性实施例提供一种用于宽带宽谐振全局时钟分配的机制。示例性实施例使用多个并联的电感器，可以根据当前处理器频率动态切换这些电感器以便调整时钟网格的谐振频率。这将非谐振模式推送到低功率频率，其中可以容许电感器切换导致的功率增加。示例性实施例提供一种开关，其具有缓慢导通的可变电阻。在时钟分配处缓慢引入偏压节点的额外电容，使得突然负载更改不会影响时钟信号。每个感性负载可以具有与其电容匹配的唯一开关。

示例性实施例提供一种细长电感器结构，其提供足够的电感以实现谐振定时。这损失了一些质量；但是，因为螺旋电感器中的通量捕获很少，所以损失并不明显。

示例性实施例还提供一种可编程缓冲器，其在编程范围内具有可调延迟和转换速率。可编程缓冲器提供两种程度的调谐，包括具有一致前段制程足迹的过程、全强度设计时调谐，以及接通和关断驱动器各部分的动态调谐。可编程缓冲器在所有编程和可调步骤上具有恒定的前段制程（FEOL）足迹，可以在后段制程（BEOL）调整这些步骤。

宽带宽谐振时钟分配

图1示出根据一个示例性实施例的多模式谐振时钟分配。时钟网格110为集成电路的组件提供全局时钟信号。时钟分配在级别0（零）树101处接收时钟，级别0树101向可调扇区缓冲器102提供时钟信号。可以对可调扇区缓冲器102进行编程以便设置延迟和转换速率，如下面进一步详细描述的那样。

多模式谐振时钟分配使用多个连接到时钟网格110的电感器103L₁-L_N。电感器103L₁-L_N还通过可调谐振开关104连接到电容器105C_DCAP。每个可调谐振开关104包括一个开关和一个可变电阻器，如图1中所示。

每个电感器103、可调谐振开关104和电容器105形成具有谐振频率的RLC电路。图2示出根据一个示例性实施例的谐振时钟的调谐。如图2中所示，可以通过调整电阻、电感和电容的值来调谐谐振时钟。图2示出不同电阻值的电流-频率。减小电阻导致振幅增加，而增加电阻导致振幅减小。调整电感影响谐振频率，从而使曲线左右移动。

返回到图1，单个电感器的谐振分配的频率如下：

(等式1)

具有多个电感器的谐振分配的频率如下：

（等式2）

(等式3)

其中C_grid是时钟导线的寄生电容以及驱动的下一个时钟电路的栅极电容。

图3示出双电感器实施例的电力节省。如图3中所示，高频谐振模式提供电力节省，尤其是3.5GHz以上的操作。低频谐振模式提供电力节省，从3.5GHz降至2.5GHz。可以在2.5GHz以下使用非谐振模式。

所属技术领域的技术人员知道，本发明可以实现为系统、方法或计算机程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式（包括固件、驻留软件、微代码等），或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。此外，本发明的各个方面还可以实现为在任意一个或多个计算机可读介质中的计算机程序产品的形式，该计算机可读介质中包含计算机可用的程序代码。

可以采用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是—但不限于—电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者上述的任意合适的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、光纤、便携式紧凑盘只读存储器（CDROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括例如在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括—但不限于—电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的计算机代码可以用任何适当的介质传输，包括—但不限于—无线、有线、光缆、无线射频（RF）等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明的各个方面的操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java^TM、Smalltalk^TM、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网（LAN）或广域网（WAN）—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。

下面将参照根据本发明示例性实施例的方法、装置（系统）和计算机程序产品的流程图和/或框图描述本发明的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

也可以把这些计算机程序指令存储在计算机可读介质中，这些指令使得计算机、其它可编程数据处理装置、或其它设备以特定方式工作，从而，存储在计算机可读介质中的指令就产生出包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品（article of manufacture）。

也可以把计算机程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机或其它可编程装置上执行的指令提供实现流程图和/或框图中的一个或多个方框中规定的功能/动作的过程。

图4是示出根据一个示例性实施例的用于配置多模式谐振时钟分配的机制的操作的流程图。操作开始（方框400），并且所述机制标识时钟分配的谐振或非谐振操作模式（方框401）。所述机制可以基于集成电路的所需频率标识时钟分配的操作模式。例如，在图3中所示的双电感器实施例中，所述机制可以针对在2.5GHz以下的频率将操作模式标识为非谐振模式，针对在2.5GHz和3.5GHz之间的频率标识为低频谐振模式，针对在3.5GHz以上的频率标识为高频谐振模式。

所述机制针对延迟和转换速率设置可编程缓冲器（方框402）。可编程缓冲器可以允许两种程度的调谐，包括具有一致FEOL足迹的过程、全强度设计时调谐，以及接通和关断驱动器各部分的动态调谐，如下面进一步详细描述的那样。

所述机制然后接通并行电感器（方框403）。所述机制可以基于所标识的谐振模式，使用可调谐振开关接通多个电感器。所述机制还可以逐渐接通并行电感器以便确保谐振模式的更改不会对时钟波形产生不利影响。可以在下面进一步详细描述根据具体情况接通或关断电感器的方式。之后，操作结束（方框404）。

同时，当通过谐振开关分别逐渐启用或禁用并行电感器时，可以减小或增加可调扇区缓冲器102（图1中指示）的扇区缓冲器强度。

附图中的流程图和框图显示了根据本发明的不同实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

图5示出根据一个示例性实施例的四扇区多模式谐振时钟分配。谐振时钟分配包括四个扇区S0-S3，每个扇区具有连接到时钟网格的一个可调扇区缓冲器以及将至少一个电感器连接到电容器的至少一个可调谐振开关。在一个实例实施例中，电感器L_LF针对低频模式接通，电感器L_HF针对高频模式接通。

可编程扇区缓冲器

图6示出根据一个示例性实施例的可编程扇区缓冲器。可编程扇区缓冲器接收时钟输入信号和使能信号。反相器605对使能信号进行反相。或非（NOR）门601接收时钟输入信号和反相后的使能信号。反相器602对 “或非”门601的输出进行反相，并且为P沟道金属氧化物半导体场效应晶体管（MOSFET）606提供反相后的信号。

与非（NAND）门603接收时钟输入信号和使能信号。反相器604对“与非”门603的输出进行反相，并且为N沟道MOSFET607提供反相后的信号。P沟道MOSFET606和N沟道MOSFET607串联并且提供时钟输出信号。“或非”门601（β₁）、反相器602（β₂）、“与非”门603（β₃）和反相器604（β₄）旨在根据所需的时钟模式提供β比率，以便控制转换速率和延迟值以使其有所不同。可以设置β比率以便防止时钟输出中的直通电流。

P沟道MOSFET606的P沟道宽度（pwidth）和N沟道MOSFET607的N沟道宽度（nwidth）控制转换速率和功率级别。指（finger）是小晶体管，它们共同形成大晶体管。选择指宽度以便于针对后段制程（BEOL）大小替换实现整体强度更改。晶体管606、607的标称强度大小设置与扇区的负载匹配。所有缓冲器都具有预定义数量的调谐阶梯。

图7A示出根据一个示例性实施例的可编程扇区缓冲器的输出下降转换、延迟和功率控制。可编程扇区缓冲器包括“或非”门701、反相器702、“与非”门703、反相器704、反相器705、P沟道MOSFET706以及N沟道MOSFET707。可以设计β比率、pwidth和nwidth以便在两个输出晶体管都导通时快速关断P沟道MOSFET706和缓慢导通N沟道MOSFET707而没有重叠。

图7B示出根据一个示例性实施例的可编程扇区缓冲器的输出上升转换、延迟和功率控制。可以设计β比率、p-width和n-width以便缓慢导通P沟道MOSFET706和缓慢导通N沟道MOSFET707以及快速关断N沟道MOSFET707而没有重叠。

图8示出根据一个示例性实施例的全强度扇区缓冲器的实现。图8中的扇区缓冲器包括多个级801-804。每个级801-804具有调谐后的延迟和转换。每个级801-804防止输出直通电流。分离的转换和延迟在调谐范围内混合。X是驱动器的基本大小，并且是指的整数数量。该系数然后指示每个扇区开启多少个基本大小。比率8、1和2可以更改，具体取决于应用和时钟加载。

每个级接收时钟输入信号（CLK_IN）和一个或多个使能信号（例如，EN_1、EN_2、EN_8等）。控制逻辑可以通过断言与所需谐振模式对应的使能信号而调谐延迟和转换。

图9示出根据一个示例性实施例的在缓冲器大小过程调谐上的延迟更改和转换。图10示出根据一个示例性实施例的随扇区缓冲器的编程强度而增加延迟。图11示出根据一个示例性实施例的随扇区缓冲器的编程强度而减小延迟。图12示出根据一个示例性实施例的用于减小内置于扇区缓冲器的驱动器中的直通电流的非重叠切换。如图12中所示，在导通N沟道MOSFET（NFET）之前关断P沟道MOSFET（PFET），在导通PFET之前关断NFET。

图13A-13D示出根据一个示例性实施例的后段制程可替换的缓冲器设计。参考图13A，可编程扇区缓冲器包括“或非”门1301、反相器1302、“与非”门1303、反相器1304、反相器1305、PFET1306以及NFET1307，与图6中相同。可编程扇区缓冲器还可以包括可选择的PFET1310和可选择的NFET1313。可以通过在后段制程（BEOL）内的金属层中沿着虚线连接来添加PFET1310和/或NFET1313。可以添加多个此类PFET1310和/或NFET1313。备选地，可以使用控制信号控制添加多少个PFET1310和/或NFET1313。

可以通过在BEOL内的金属层中沿着虚线连接来添加反相器1309和/或反相器1312。可以添加多个反相器1309和/或反相器1312。备选地，可以使用控制信号控制添加多少个反相器1309和/或反相器1312。

可以通过在BEOL内的金属层中沿着虚线连接来添加“或非”门1308和/或“与非”门1311。可以添加多个“或非”门1308和/或“与非”门1311。备选地，可以使用控制信号控制添加多少个“或非”门1308和/或“与非”门1311。

在图13A中所示的实例中，n是全强度的百分比，f是“或非”门1308 的指数量（number of fingers），g是“与非”门1311的指数量，h是反相器1309的指数量，i是反相器1312的指数量，j是PFET1310的指数量，k是NFET1313的指数量。在该实例中，w_n和w_p表示缓冲器设计中的NFET和PFET的单个指宽度。缓冲器大小可以是线性或几何大小。

图13B示出根据一个实例实施例的小增益、高功率BEOL可替换的缓冲器设计。小增益、高功率缓冲器设计包括添加的PFET1310和NFET1313，但不包括添加的“或非”门或“与非”门以及添加的反相器。

图13C示出根据一个实例实施例的小增益、小指、低功率BEOL可替换的缓冲器设计。小增益、小指、低功率缓冲器设计包括添加的反相器1309、1312。

图13D示出根据一个实例实施例的大增益或大指BEOL可替换的缓冲器设计。大增益或大指设计包括添加的“或非”门1308和添加的“与非”门1311。

可变电阻开关

返回到图1，可调谐振开关104具有与电感匹配的宽度。根据等式1到3，较高的频率可以使用较低的电感，并且相应地使用较低的电阻（即，实现一个或多个开关的较宽FET）。设计开关以使其电阻在多个周期内谨慎地减小或增加。

图14示出根据一个示例性实施例的单个电感器的开关设计。开关块包括多个阶梯，例如阶梯1410、1420、1430、1440、1450、1460。在阶梯1410中，反相器1413接收谐振模式（RES_MODE）信号，反相器1414接收使能（EN_1）信号。“或”门1411接收反相后的谐振模式信号和反相后的使能信号作为输入，并且将其输出提供给开关组件1415中的PFET的栅极。“与”门1412接收谐振模式信号和使能信号，并且将输出提供给开关组件1415中的NFET的栅极。

如果取消断言谐振模式信号（低）并且取消断言使能信号EN_1（低），则“或”门1411的输出为高并且“与”门1412的输出为低，在这种情况下开关组件1415的PFET和NFET都处于关断状态。如果取消断言谐振模式信号（低）并且断言使能信号EN_1（高），则“或”门1411的输出为高并且“与”门1412的输出为低，在这种情况下开关组件1415的PFET和NFET都处于关断状态。如果断言谐振模式信号（高）并且取消断言使能信号EN_1，则“或”门1411的输出为高并且“与”门的输出为低，在这种情况下开关组件1415的PFET和NFET都处于关断状态。如果断言谐振模式信号并且断言使能信号EN_1，则“或”门1411的输出为低并且“与”门1412的输出为低，在这种情况下开关组件1415的PFET和NFET都处于导通状态。因此，仅当断言谐振模式信号并且断言使能信号EN_1时，才导通开关组件1415。

当开关组件1415导通时，电流通过电感器1402和开关组件1415流入电容器C_DCAP。因此，控制逻辑可以通过断言使能信号EN_1、EN_2、EN_3等，逐步接通开关设计。阶梯的大小可以相同，阶梯可以线性更大，或者它们可以在几何上更大。如果它们相同，则每个阶梯的输出驱动器相同。如果为线性，则每个连续输出驱动器例如可以增加一个指。如果为几何，则第一阶梯可以具有一个指，第二阶梯可以具有两个指，第三阶梯可以具有四个指，第四阶梯可以具有八个指等。另一种用于改变指的方法是使所有指相同，但以不同的增量接通它们。在一个实施例中，每次可以接通一个指。在另一个实施例中，控制逻辑可以接通一个指，然后接通两个指，然后接通四个指等。当控制逻辑启用开关时，导电性增加并且电阻减小。

在所示实例中，开关设计中的开关的阶梯大小为1、2、4、8、16和32。例如，阶梯1410的阶梯大小为1，阶梯1420的阶梯大小为2，阶梯1430的阶梯大小为4，阶梯1440的阶梯大小为8，阶梯1450的阶梯大小为16，阶梯1460的阶梯大小为32。切换完全可编程。选择阶梯大小以便允许分别逐渐将谐振能量包括在时钟网格之内或者排除在时钟网格之外，从而最小化在相似时钟边沿（例如，下降时钟）之间经过的时间差异。连续下降（或上升）边沿之间的这种时间差异称为循环时间。该循环时间应该保持不变或者非常逐渐地（极小地）改变，以便确保时钟管理的同步电路的功能。此外，使用开关中的FET阶梯启用或禁用来交错进行扇区缓冲器强度调整可以是有利的。阶梯大小是输出指的数量或驱动器宽度。每个电感器具有以下开关：当在谐振电路中启用时，将接通开关。对于较低频率设计，接通较少的电感器。

图15示出根据一个示例性实施例的在栅极输入端具有RC滤波器的开关设计。控制逻辑断言使能信号EN_A和EN_B。EN_A信号通过电阻器1501传播，EN_B信号通过电阻器1502传播。当EN_A和EN_B传播时，每个开关组件1503逐渐相继接通，从而导致逐渐越来越多的电流从时钟网格通过电感器1505、开关组件1503流到电容器C_DCAP，或者关于电感器电流沿着相反的方向流动。

图15中的开关设计使用电阻器-电容器（RC）延时来自定时切换单独的开关组件1503。图15中所示的开关设计使用两个使能信号，从而节省控制信号。在一个备选实施例中，开关设计可以包括“与”和“或”功能以便控制哪些部分接通，类似于图14中所示的实施例。

图16示出根据一个示例性实施例的开关电阻随编程阶梯的更改。当通过控制信号或RC延时传播接通开关时，电阻减小并且导电性增加。

图17示出根据一个示例性实施例的用于进入谐振模式的阶梯模式。开关设计逐步（图17中的逐列）接通。控制逻辑在可编程开关中使用线性步进与非线性阶梯大小。其它实施例可以使用非线性步进、线性阶梯大小或者某种其它组合，以便实现所需的接通特征。还应该注意，当启用越来越多的开关（阶梯）时，扇区缓冲器强度缓慢减小。

图18A和18B示出根据一个示例性实施例的可调谐振开关控制逻辑控制结构。在图18A所示的实例中，可调谐振开关包括多个电感器节点，每个节点具有多个指。如果启用至少一个指，则默认启用第一电感器节点（电感器1节点）。如果不启用任何指使能信号（FINGER_1到FINGER_M），则不启用任何电感器节点，并且时钟分配处于非谐振模式。使用电感器使能信号（例如使能电感器N信号）启用每个其它电感器节点（例如电感器N节点）。

缓冲器1801接收第一指使能信号，并将信号提供给晶体管1802。因此，如果启用FINGER_1，则晶体管1802导通，并且电流从电感器1节点流到电容器节点。当启用更多指时，更多晶体管导通，从而允许更多电流从电感器1节点流到电容器节点。

对于电感器N节点，“与”门1811接收第一指使能信号和使能电感器N信号。如果启用电感器N并且启用指1，则“与”门1811使晶体管1812导通，从而允许电流从电感器N节点流到电容器节点。当启用更多指时，更多晶体管导通，从而允许更多电流从电感器N流到电容器节点。控制逻辑然后可以根据需要启用尽量多的电感器，并且通过断言指使能信号而缓慢增加电流。

图18A的可调谐振开关控制逻辑提供一致的导电性增加和一致的导电性减小。图18A中所示的控制逻辑还针对非谐振模式提供开关关断状态（即，FINGER_1到FINGER_M输入设置为0）。控制结构用于选择并行电感器的特定子集（即，ENABLE INDUCTOR N），它们均具有合理的最少控制逻辑。在此应该注意，可以跨电感开关共享指控制。这样，可以引入一个或多个并行电感器以便存储能量并且为时钟网格提供能量。一般来说，并行电感器的数量越多，等式3表示的谐振频率就越高。

图18B示出根据一个备选实施例的可调谐振开关控制逻辑。图18B中所示的可调谐振开关包括N个电感器和M个指。“与”门1821接收针对电感器1节点和指1的指使能信号和电感器使能信号。如果断言电感器1的电感器使能信号并且启用指1的指使能信号，则“与”门1821使晶体管1822导通，从而允许电流从电感器1节点流到电容器节点。同样，“与”门1831接收针对电感器N节点和指1的指使能信号和电感器使能信号。如果断言电感器N的电感器使能信号并且启用指1的指使能信号，则“与”门1831使晶体管1832导通，从而允许电流从电感器N节点流向电容器节点。控制逻辑然后可以根据需要启用尽量多的电感器，并且通过断言指使能信号而缓慢增加电流。

图19A示出根据一个示例性实施例的全通门可调谐振开关。图19A中所示的全通门实施例包括用于高频谐振模式的电感器N节点和用于低频谐振模式的电感器1节点。“与非”门1901接收使能电感器N信号和指使能信号。反相器1902接收“与非”门1901的输出，并将反相后的信号提供给全通门1905的NFET。将“与非”门1901的输出提供给全通门1905的PFET。

如果需要最高频谐振模式，则启用并行电感器。启用电感器信号（多个）和指信号（即，FINGER_ENABLE_1到FINGER_ENABLE_M）均被断言（高），通门1905和1906导通，并且电流从电感器N节点和电感器1节点分别通过全通门1905和1906流到电容器节点1920。如果指使能信号被取消断言（低），则通门1905和1906关断，并且电流不会从电感器N节点或电感器1节点分别通过全通门1905和1906流到电容器节点1920。

如果需要最低频谐振模式，则仅启用低频电感器（例如，电感器1）。通过将“使能电感器N”设置为低而禁用高频电感器。

反相器1903接收针对低频谐振模式的指使能信号，并将反相后的指使能信号提供给全通门1906的PFET。反相器1904对指使能信号进行反相，并将反相后的信号提供给全通门1906的NFET。如果断言指使能信号（高），则全通门1906导通，并且电流从电感器1节点通过全通门1915流到电容器节点1920。如果取消断言指使能信号（低），则全通门1906关断，并且电流不会从电感器1节点通过全通门1915流到电容器节点1920。

图19A中所示的可调谐振开关可以具有两个或更多个指，以便控制逻辑可以逐步使可调谐振开关导通。”与非”门1901和反相器1903接收的指使能信号（多个）可以是相同的信号。全通门1905、1915降低对电源和设备类型的转变敏感性。在从非谐振模式转变为谐振模式期间，全通门1905、1915最小化循环崩溃敏感性。

图19B示出根据一个示例性实施例的仅针对高频模式增量启用全通门的一个全通门实施例。图19B的实施例相对于图19A而言减小控制逻辑的大小和离散晶体管的数量（例如按因数2减小）—但不减小总FET宽度，该宽度应大致保持不变。一个优点是可以减小电路大小及其布线拥挤。

考虑图19B的操作，更具体地说，反相器1903接收针对低频谐振模式的指使能信号，并将反相后的指使能信号提供给PFET1952。如果断言指使能信号（高），则PFET1952导通，并且电流从电感器1节点通过PFET1952流到电容器节点1920。如果取消断言指使能信号（低），则PFET1952关断，并且电流不会从电感器1节点通过PFET1952流到电容器节点1920。

“与非”门1901接收使能电感器N信号和指使能信号。反相器1902接收“与非”门1901的输出，并将反相后的信号提供给NFET1951。如果断言使能电感器N信号和指使能信号两者（高），则NFET1951导通，并且电流从电感器N节点通过NFET1951流到电容器节点1920。如果取消断言使能电感器N信号或指使能信号（低），则NFET1951关断，并且电流不会从电感器N节点通过NFET1951流到电容器节点1920。

在高频谐振模式下，其中ENABLE INDUCTOR HIGH设置为高，针对开关的该指断言指使能信号将增量启用NFET1951和PFET1952（它们共同形成全通门1955），以便在谐振网络提供最多能量时，从NFET和PFET的特质敏感性中去除时钟定时的敏感性。换言之，全通门1955开关降低对电源和设备类型的转变敏感性。相对于图19A中的实施例，图19B中所示的增量全通门实施例大幅减少控制逻辑和布线拥挤。图19B中所示的可调谐振开关稍微降低泄露性，因为控制逻辑的大小减小。

图20示出根据一个示例性实施例的组合式数字和电压调谐谐振开关。图20中所示的组合式数字和电压调谐开关包括N个组，每个组具有M个指。信号前缀“组1”指示FET2004、2005将电感器1节点连接到电容器节点。信号前缀“组N”指示FET2014、2015将电感器N节点连接到电容器节点。

对于组1，在将指信号提供给NFET2004的电压缓冲器2002处，接收指信号GROUP1_1，在将指信号提供给NFET2005的电压缓冲器2003 处，接收指信号GROUP1_M。对于组N，在将指信号提供给NFET2014的电压缓冲器2012处，接收指信号GROUP1_1，在将指信号提供给NFET2015的电压缓冲器2013处，接收指信号GROUP1_M。

电压缓冲器2002、2003通过开关2001接收电源电压，开关2001在VDD、VCS和泵浦（pumped）电源电压之间切换。电压缓冲器2012、2013通过开关2011接收电源电压，开关2011在VDD、VCS和泵浦电源电压之间切换。开关2001、2011可以增量地增加或减小电压。较高栅极电压使得在此所示的N型FET的导电性更高。总的FET导电性由数字增加/减小和电压切换的组合控制。开关2001、2011增加开关的导电性例如可以解析为谐振模式操作的峰值电压，该峰值电压由定义为如下的泵浦电源提供：

V_Pump_mzx=VDD_{clock_grid}/2 （等式4）

为简单起见，等式4定义在谐振模式下可允许用于三端绝缘硅FET（给定源极-漏极电压）的峰值可靠性电压是时钟网格的高电压的一半（即，VDD_{clock_grid}/2）。图20的组合式数字和电压调谐谐振开关允许通门的每个FET中的有限电阻更改，并且因此最小化时钟的中断。

图21示出根据一个示例性实施例的模拟电压斜坡可调谐振开关。电压源2101可以是从地（GND）逐渐移至（等式4的）V_Pump_max或反向移动的泵浦电源（或者可以是常规电压源）。电压源2101为FET2102的栅极以及谐振时钟域中的其它开关的栅极提供电压。电压源2101通过使用与扇区缓冲器驱动器的握手2013实现的增加或降低电压，缓慢调节FET2102的总导电性。在此所示的握手电路2103必须读出电压的负向或正向更改，以便调整扇区缓冲器强度使其分别增加或减小。

图21的电压斜坡可调谐振开关没有逻辑电路，因此由单一全局控制点控制。图22示出根据一个示例性实施例的用于从非谐振模式切换到谐振模式的电压逐渐上升以及用于从谐振模式切换到非谐振模式的电压逐渐下降。

图23示出根据一个示例性实施例的具有平台的电压斜坡。电压斜坡可以具有不同的阶梯高度、平台持续时间和斜坡率。可以不在这些平台或在这些平台中的一个或多个处调用握手电路（例如，2103）以触发扇区缓冲器强度调整。此外，电压斜坡的移入谐振的平台数量可以不同于移出谐振的平台数量。例如，电压斜坡的移入谐振的平台和握手（与扇区缓冲器关联）可以多于移出谐振的平台和握手，因为在进行中需要将decap预充电到VDD。每个平台允许组件在下一个阶梯之前稳定。

图24示出根据一个示例性实施例的模拟泵浦和控制谐振开关。模拟电压源2401是逐渐将输出从地（GND）移至V_Pump_max或反向移动的泵浦电路。电压源2401将电压提供给FET2402的栅极以及谐振时钟域中的其它开关。电压源2401通过增加或降低提供给FET2402的栅极的电压，缓慢调节FET2402的总导电性。数字控制电路可以管理模拟开关的栅极电压，并且有利的是可管理扇区缓冲器强度调整。

电感器

图25示出根据一个示例性实施例的细长电感器。电感器2500是在所示实例内的金属层中以单层螺旋形成的非常细长的组件。例如，电感器2500可以具有200:1的宽度-长度比率。电感器2500可以在信号线之间的顶层中形成。

在一个实例实施例中，电感器2500是采用32nm硅技术的薄金属电感器。在4GHz时，电感器的宽度为1mm，高度为32μm，电感（L）为2.06nH/mm，品质因数（Q）为3.85。通过3.6μm金属沟道宽度和1.2μm间隔形成电感器。单匝电感器的电感（L）为0.486nH/mm，品质因数（Q）为2.30。

与螺旋电感器相比，品质因数降低。成本开销远低于螺旋电感器。电流由导线的电迁移限制。电感器可以跨使用两个金属层的电源网格。

因此，示例性实施例提供用于宽带宽谐振全局时钟分配的机制。示例性实施例使用可切换的电感扩展了全局谐振时钟电路的范围。示例性实施例提供一种可编程的可变电阻开关。示例性实施例的机制支持多个调谐频率。示例性实施例还修改电感器以便适应电源网格，并且具有最少的中断。示例性实施例还提供可编程的后段制程可调扇区缓冲器。

与单个电感器设计或者具有未切换入和切换出的电感器的设计相比，示例性实施例拓宽了谐振时钟电路的有效带宽。谐振模式数量可以从1到n，具体取决于所需的复杂性和系统要求。一个实例实施例实现两种谐振模式。示例性实施例示出一种使用开关和电感器拓宽谐振电路带宽的方法。

如上所述，应该理解，示例性实施例可以采取完全硬件实施例、完全软件实施例或包含硬件和软件元素的实施例的形式。在一个实例实施例中，在软件或程序代码中实现示例性实施例的机制，该软件或程序代码包括但不限于固件、驻留软件、微代码等。

适合于存储和/或执行程序代码的数据处理系统将包括至少一个通过系统总线直接或间接连接到存储器元件的处理器。存储器元件可以包括在程序代码的实际执行期间采用的本地存储器、大容量存储装置以及提供至少某些程序代码的临时存储以减少必须在执行期间从大容量存储装置检索代码的次数的高速缓存存储器。

输入/输出或I/O设备（包括但不限于键盘、显示器、指点设备等）可以直接或通过中间I/O控制器与系统相连。网络适配器也可以被连接到系统以使所述数据处理系统能够通过中间专用或公共网络变得与其它数据处理系统或远程打印机或存储器件相连。调制解调器、电缆调制解调器和以太网卡只是当前可用的网络适配器类型中的少数几种。

出于示例和说明目的给出了对本发明的描述，但所述描述并非旨在是穷举的或是将本发明限于所公开的形式。对于所属技术领域的普通技术人员来说许多修改和变化都将是显而易见的。实施例的选择和描述是为了最佳地解释本发明的原理和实际应用，并且当适合于所构想的特定使用时，使得所属技术领域的其它普通技术人员能够理解本发明的具有各种修改的各种实施例。

Claims

1.一种宽带宽谐振时钟分配系统，包括：

时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及

可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格，其中所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率；

其中所述可调扇区缓冲器接收使能信号和所述时钟信号，其中所述可调扇区缓冲器包括“或非”门，所述“或非”门接收所述时钟信号和反相后的使能信号并将输出提供给第一反相器，其中所述可调扇区缓冲器还包括“与非”门，所述“与非”门接收所述时钟信号和所述使能信号并将输出提供给第二反相器，其中所述可调扇区缓冲器还包括多个“或非”门指、多个第一反相器指、多个“与非”门指以及多个第二反相器指。

2.根据权利要求1的时钟分配系统，其中基于所述时钟信号的频率而确定所标识的谐振或非谐振模式。

3.根据权利要求1的时钟分配系统，其中所述可调扇区缓冲器还包括串联的第一晶体管和第二晶体管，其中所述第一晶体管的栅极节点连接到所述第一反相器的输出端，所述第一晶体管的源极节点连接到第一参考电压，其中所述第二晶体管的栅极节点连接到所述第二反相器的输出端，所述第二晶体管的漏极节点连接到第二参考电压，并且其中所述第一晶体管的漏极节点连接到所述第二晶体管的源极节点，其中所述第二晶体管的所述源极节点提供所述可调扇区缓冲器的输出。

4.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：配置所述“或非”门以便具有第一β值、配置所述第一反相器以便具有第二β值、配置所述“与非”门以便具有第三β值，其中所述第一β值、所述第二β值、所述第三β值以及第四β值基于所标识的谐振或非谐振模式而控制转换速率和延迟。

5.根据权利要求4的时钟分配系统，其中配置所述可调扇区缓冲器包括配置所述“或非”门、所述第一反相器、所述“与非”门以及所述第二反相器，使得所述第一β值、所述第二β值、所述第三β值以及所述第四β值防止输出中的直通电流。

6.根据权利要求1的时钟分配系统，其中配置所述可调扇区缓冲器包括：将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连以获得较大增益或较大驱动器大小。

7.根据权利要求6的时钟分配系统，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联。

8.根据权利要求7的时钟分配系统，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以线性阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。

9.根据权利要求7的时钟分配系统，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以几何阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。

10.根据权利要求6的时钟分配系统，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：在所述集成电路的金属层中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。

11.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连以获得较小增益、较小驱动器、较低功率。

12.根据权利要求11的时钟分配系统，其中将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连包括：将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联。

13.根据权利要求12的时钟分配系统，其中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联包括：以线性阶梯将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连。

14.根据权利要求12的时钟分配系统，其中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联包括：以几何阶梯将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。

15.根据权利要求11的时钟分配系统，其中将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连包括：在所述集成电路的金属层中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连。

16.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：使用第一沟道宽度配置所述第一晶体管以及使用第二沟道宽度配置所述第二晶体管，其中所述第一沟道宽度和所述第二沟道宽度控制转换速率和功率级别。

17.根据权利要求3的时钟分配系统，其中所述可调扇区缓冲器还包括多个第一晶体管指和多个第二晶体管指。

18.根据权利要求17的时钟分配系统，其中配置所述可调扇区缓冲器包括：将所述多个第一晶体管指中的一个或多个和所述多个第二晶体管指中的一个或多个相连以获得较小增益、较高功率。

19.根据权利要求18的时钟分配系统，其中将所述多个第一晶体管指中的一个或多个和所述多个第二晶体管指中的一个或多个相连包括：将所述多个第一晶体管指中的所述一个或多个和所述多个第二晶体管指中的所述一个或多个并联。

20.根据权利要求19的时钟分配系统，其中将所述多个第一晶体管指中的所述一个或多个和所述多个第二晶体管指中的所述一个或多个并联包括：以线性阶梯将所述多个第一晶体管指中的所述一个或多个和所述多个第二晶体管指中的所述一个或多个相连。

21.根据权利要求19的时钟分配系统，其中将所述多个第一晶体管指中的所述一个或多个和所述多个第二晶体管指中的所述一个或多个并联包括：以几何阶梯将所述多个第一晶体管指中的所述一个或多个和所述多个第二晶体管指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。

22.根据权利要求3的时钟分配系统，其中所述第一晶体管是p沟道场效应晶体管PFET，并且其中所述第二晶体管是n沟道场效应晶体管NFET。

23.一种宽带宽谐振时钟分配系统，包括：

时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及多个可调扇区缓冲器级，其中每个可调扇区缓冲器级被配置为接收所述时钟信号并将输出提供给所述时钟网格，其中每个可调扇区缓冲器级包括至少一个可选择的可调扇区缓冲器，其中每个可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率；

其中每个给定可调扇区缓冲器接收对应的使能信号和所述时钟信号，其中每个给定可调扇区缓冲器包括“或非”门，所述“或非”门接收所述时钟信号和反相后的使能信号并将输出提供给第一反相器，其中每个给定可调扇区缓冲器还包括“与非”门，所述“与非”门接收所述时钟信号和所述使能信号并将输出提供给第二反相器，其中每个给定可调扇区缓冲器还包括多个“或非”门指、多个第一反相器指、多个“与非”门指以及多个第二反相器指。

24.根据权利要求23的时钟分配系统，其中每个给定可调扇区缓冲器还包括串联的第一晶体管和第二晶体管，其中所述第一晶体管的栅极节点连接到所述第一反相器的输出端，所述第一晶体管的源极节点连接到第一参考电压，其中所述第二晶体管的栅极节点连接到所述第二反相器的输出端，所述第二晶体管的漏极节点连接到第二参考电压，并且其中所述第一晶体管的漏极节点连接到所述第二晶体管的源极节点，其中所述第二晶体管的所述源极节点提供所述给定可调扇区缓冲器的输出。

25.根据权利要求24的时钟分配系统，其中配置给定可调扇区缓冲器包括：配置所述“或非”门以便具有第一β值、配置所述第一反相器以便具有第二β值、配置所述“与非”门以便具有第三β值，其中所述第一β值、所述第二β值、所述第三β值以及第四β值基于所标识的谐振或非谐振模式而控制转换速率和延迟。

26.根据权利要求24的时钟分配系统，其中配置给定可调扇区缓冲器包括：使用第一沟道宽度配置所述第一晶体管并且使用第二沟道宽度配置所述第二晶体管，其中所述第一沟道宽度和所述第二沟道宽度控制转换速率和功率级别。

27.一种用于宽带宽谐振时钟分配的方法，所述方法包括：

基于集成电路的时钟信号的频率而标识所述集成电路的谐振模式，其中所述集成电路包括多个组件，时钟网格被配置为将所述时钟信号分配给所述多个组件，并且可调扇区缓冲器被配置为接收所述时钟信号并将输出提供给所述时钟网格；以及

配置所述可调扇区缓冲器以便设置所述时钟信号的延迟和转换速率；以及

配置至少一个可调电阻开关以便动态地将至少一个电感器切换入或切换出所述时钟分配以实现所标识的谐振模式；

28.根据权利要求27的方法，其中所述可调扇区缓冲器还包括串联的第一晶体管和第二晶体管，其中所述第一晶体管的栅极节点连接到所述第一反相器的输出端，所述第一晶体管的源极节点连接到第一参考电压，其中所述第二晶体管的栅极节点连接到所述第二反相器的输出端，所述第二晶体管的漏极节点连接到第二参考电压，并且其中所述第一晶体管的漏极节点连接到所述第二晶体管的源极节点，其中所述第二晶体管的所述源极节点提供所述可调扇区缓冲器的输出。

29.根据权利要求28的方法，其中配置所述可调扇区缓冲器包括：配置所述“或非”门以便具有第一β值、配置所述第一反相器以便具有第二β值、配置所述“与非”门以便具有第三β值，其中所述第一β值、所述第二β值、所述第三β值以及第四β值基于所标识的谐振或非谐振模式而控制转换速率和延迟。

30.根据权利要求28的方法，其中配置给定可调扇区缓冲器包括：使用第一沟道宽度配置所述第一晶体管并且使用第二沟道宽度配置所述第二晶体管，其中所述第一沟道宽度和所述第二沟道宽度控制转换速率和功率级别。