CN103957179B - Dpd实现方法和系统 - Google Patents
Dpd实现方法和系统 Download PDFInfo
- Publication number
- CN103957179B CN103957179B CN201410136651.3A CN201410136651A CN103957179B CN 103957179 B CN103957179 B CN 103957179B CN 201410136651 A CN201410136651 A CN 201410136651A CN 103957179 B CN103957179 B CN 103957179B
- Authority
- CN
- China
- Prior art keywords
- power amplifier
- mrow
- input signal
- matrix
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Abstract
本发明公开一种DPD实现方法和系统，所述方法包括：抓取功放输入信号和功放输出信号；根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积；根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA；所述FPGA根据所述预失真系数，对输入信号进行预失真处理。实施本发明的方法和系统，所述FPFA的使用，使得在功率变化后能快速完成DPD系数更新，从而有效的防止因功率、频点变化导致互调长时间恶化，可极大地提高通信质量和功放效率。
Description
技术领域
本发明涉及通信技术领域，特别是涉及一种DPD实现方法和系统。
背景技术
在通信技术中，数字预失真（DPD）由于成本低、生产方便、功放效率高等优点逐步成为通信系统线性化技术的主流。而在实际通信中运营商会根据话务量或者干扰来调整载波数量和载波频点，当载波数量发生变化时功率就会发生变化，功率变化前的预失真系数不适应功率变化后的DPD对消，会导致DPD对消恶化。
但是，在实际通信中经常会发生功率和频点变化，而现有的DPD技术更新系数都较慢，无法跟上功率变化速度，因此会导致DPD处于没有对消的状态，严重影响通信质量。
发明内容
基于此，有必要针对现有的DPD技术更新系数都较慢，会导致DPD处于没有对消的状态，影响通信质量的问题，提供一种DPD实现方法和系统。
一种DPD实现方法，包括以下步骤：
抓取功放输入信号和功放输出信号；
根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积；
根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA；
所述FPGA根据所述预失真系数，对输入信号进行预失真处理。
一种DPD实现系统，包括FPGA、微处理器、数据抓取模块和数据接口，所述FPGA和所述数据抓取模块分别通过所述数据接口与所述微处理器连接，其中：
所述数据抓取模块，用于抓取功放输入信号和功放输出信号；
所述微处理器，用于根据所述预失真多项式，将抓取的功放输出信号转换为多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述功放输入信号；
所述FPGA，用于将抓取的功放输入信号和所述多项式矩阵转换为自相关矩阵和互相关矩阵，并发送至微处理器，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积；
所述微处理器，还用于根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA；
所述FPGA，还用于根据所述预失真系数，对输入信号进行预失真处理。
上述DPD实现方法和系统，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，根据所述自相关矩阵和所述互相关矩阵求解出所述预失真系数，并将所述预失真系数发送至所述FPGA，根据所述预失真系数，再通过所述FPGA对输入信号进行预失真处理，所述FPFA的使用，使得在功率变化后能快速完成DPD系数更新，从而有效的防止因功率、频点变化导致互调长时间恶化，可极大地提高通信质量和功放效率。
附图说明
图1是本发明DPD实现方法第一实施方式的流程示意图；
图2是本发明DPD实现方法第二实施方式的流程示意图；
图3是本发明DPD实现系统第一实施方式的结构示意图；
图4是本发明DPD实现系统第二实施方式的结构示意图。
具体实施方式
请参阅图1，图1是本发明DPD实现方法第一实施方式的流程示意图。
本实施方式的所述DPD实现方法包括以下步骤：
步骤101，抓取功放输入信号和功放输出信号。
步骤102，根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积。
步骤103，根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA。
步骤104，所述FPGA根据所述预失真系数，对输入信号进行预失真处理。
本实施方式所述的DPD实现方法，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，根据所述自相关矩阵和所述互相关矩阵求解出所述预失真系数，并将所述预失真系数发送至所述FPGA，根据所述预失真系数，再通过所述FPGA对输入信号进行预失真处理，所述FPFA的使用，使得在功率变化后能快速完成DPD系数更新，从而有效的防止因功率、频点变化导致互调长时间恶化，可极大地提高通信质量和功放效率。
其中，对于步骤101，所述功放输入信号优选地为预失真处理后、进行数模转换前的用于输入功放设备的信号，所述功放输出信号优选地为由功放设备输出且经模数转换后的功放输出信号。
优选地，可连续抓取所述功放输入信号和所述功放输出信号，还可在预设时间点或时间段抓取所述功放输入信号和所述功放输出信号。抓取所述功放输入信号和所述功放输出信号的优选地可以FPGA。
在一个实施例中，所述抓取功放输入信号和功放输出信号的步骤包括以下步骤：
从功放输入信号中挑选幅度高于门限阈值的信号为抓取的功放输入信号；
若抓取的功放输入信号的总点数小于挑数阈值，则重新抓取功放输入信号和功放输出信号。
对于步骤102，所述FPGA优选地可从所述微处理器接收所述功放输入信号。也可从本领域惯用的其他器件中获取所述功放输入信号。
在一个实施例中，所述根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵的步骤包括以下步骤：
微处理器根据所述预失真多项式，将抓取的功放输出信号转换为多项式系数矩阵，并发送至FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述功放输入信号。
所述FPGA，将抓取的功放输入信号和所述多项式矩阵转换为自相关矩阵和互相关矩阵，并发送至微处理器，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积。
在另一个实施例中，所述根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵的步骤包括以下步骤：
微处理器根据如下所述预失真多项式，将抓取的功放输出信号转换为如下所述的多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述输入信号：
Z＝Ua；
Z＝[z(0),z(1),...,z(N-1)]T；
U＝[U10,U30,...,UK0,......,U1L,U2L,...,UKL]；
Ukl＝[ukl(0),ukl(1),......,ukl(N-1)]T；
ukl(n)＝y(n-l)|y(n-l)|k-1；
其中，Z为输入信号矩阵，z(n)为功放输入信号，y(n-l)为功放输出信号，akl为预失真系数，k为多项式阶数，l为记忆深度，K为最大多项式阶数，L为最大记忆深度，n=1，2，…N，N为挑数总点数，a为预失真系数，U为所述多项式系数矩阵。
所述FPGA根据如下所述公式，将所述多项式矩阵和抓取的功放输入信号转换为所述自相关矩阵和所述互相关矩阵，并发送至所述微处理器：
UHUa＝UHZ；
其中，UHU为所述自相关矩阵，UHZ为所述互相关矩阵，UH为U的转置共轭矩阵。
优选地，K的取值范围为5-12，L的取值范围为1-5，n的取值范围为1-4096，即N的取值可以是4096，上述公式是一个超定性线性方程，方程的个数大于位置变量数。将所述功放输入信号和所述功放输出信号，转换为所述自相关矩阵和所述互相换矩阵的计算量十分大，通过FPGA可极大的提高运算速度。
优选地，所述挑数总点数（N）为抓取的功放输入信号的总点数或抓取的功放输出信号的总点数。
优选地，上述公式Z＝Ua和UHUa＝UHZ的矩阵表述如下：
优选地，所述微处理器优选地为DSP处理器或ARM处理器，所述DSP处理器（digitalsignal processor），为一种独特的微处理器，以数字信号来处理大量信息的器件。
在本发明的其他实施方式中也可以通过本领域技术人员惯用的其他处理器件，将抓取的功放输出信号转换为所述多项式系数矩阵。
对于步骤103，优选地可通过微处理器求解出所述预失真系数，并将所述预失真系数发送至所述FPGA。
在一个实施例中，所述根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数的步骤包括以下步骤：
所述微处理器根据所述自相关矩阵和所述互相关矩阵，获取以下方程组的最小二乘解，生成所述预失真系数，并发送至所述FPGA：
UHUa＝UHZ。
在本发明的其他实施方式中，还可通过本领域技术人员惯用的其他处理器件获取所述预失真系数。
对于步骤104，优选地，所述FPGA可接收所述微处理器发送的预失真系数，根据所述预失真系数对输入信号进行预失真处理，实现数字预失真。
请参阅图2，图2所示是本发明DPD实现方法第二实施方式的流程示意图。
本实施方式所述的DPD实现方法与第一实施方式的区别在于：在所述抓取功放输入信号和功放输出信号的步骤之前，还包括以下步骤：
步骤201，连续获取输入信号。
步骤202，通过CORDIC算法将获取的输入信号的复数部分转换为对应的幅度。
步骤203，对转换后的信号的幅度分布进行统计。
步骤204，根据信号的幅度分布进行峰值密度统计，计算出所述门限阈值。
步骤205，统计预设时间段内的输入信号中大于所述门限阈值的点数为所述挑数阈值。
本实施方式所述的DPD实现方法，通过分析输入信号，获取门限阈值和挑数阈值，根据获取的门限阈值和挑数阈值，可提高抓取的信号的质量，进而提高数字失真精度。
优选地，本实施方式的操作可在所述FPGA或ASIC（Application SpecificIntegrated Circuit，集成电路）运行，优先选择FPGA。
优选地，当所述预设时间段可为从功放输入和功放输出中各抓取4096个IQ信号为功放输入信号和功放输出信号的时间段，优选地可统计功放输入的4096个数据中大于门限阈值的数据数目作为挑数阈值。如，挑数总点数设为100，当挑数总点数大于挑数阈值时，认为此组数据符合要求。
请参阅图3，图3是本发明DPD实现系统第一实施方式的结构示意图。
本实施方式的所述DPD实现系统包括FPGA100、微处理器200、数据抓取模块300和数据接口400，FPGA100和数据抓取模块300分别通过数据接口400与微处理器200连接，其中：
数据抓取模块300，用于抓取功放输入信号和功放输出信号。
微处理器200，用于根据所述预失真多项式，将抓取的功放输出信号转换为多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述功放输入信号。
FPGA100，用于将抓取的功放输入信号和所述多项式矩阵转换为自相关矩阵和互相关矩阵，并发送至微处理器，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积。
微处理器200，还用于根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA。
FPGA100，还用于根据所述预失真系数，对输入信号进行预失真处理。
本实施方式所述的DPD实现系统，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，并发送至微处理器，根据所述自相关矩阵和所述互相关矩阵，通过微处理器求解出所述预失真系数，并将所述预失真系数发送至所述FPGA，根据所述预失真系数，再通过所述FPGA对输入信号进行预失真处理，所述FPFA与所述微处理器协同工作，在功率变化后能快速完成DPD系数更新，从而有效的防止因功率、频点变化导致互调长时间恶化，可极大地提高通信质量和功放效率。
其中，对于数据抓取模块300，所述功放输入信号优选地为预失真处理后、进行数模转换前的用于输入功放设备的信号，所述功放输出信号优选地为由功放设备输出且经模数转换后的功放输出信号。
优选地，数据抓取模块300可连续抓取所述功放输入信号和所述功放输出信号，还可在预设时间点或时间段抓取所述功放输入信号和所述功放输出信号。
在一个实施例中，数据抓取模块300可用于：
从功放输入信号中挑选幅度高于门限阈值的信号为抓取的功放输入信号；
若抓取的功放输入信号的总点数小于挑数阈值，则重新抓取功放输入信号和功放输出信号。
在另一个实施例中，本发明的DPD实现系统还可包括功放设备、与所述功放设备的输入端连接的数模转换器、以及与所述功放设备的输出端连接的模数转换器，数据抓取模块300可根据门限阈值和挑数门限，从所述数模转换器的输入端抓取功放输入信号、从所述模数转换器的输出端抓取功放输出信号。
对于FPGA100，优选地可通过数据接口400从微处理器200接收所述功放输入信号和所述功放输出信号。数据接口400优选地为EMIF接口。
在一个实施例中，微处理器200可用于根据如下所述预失真多项式，将抓取的功放输出信号转换为如下所述的多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述输入信号：
Z＝Ua；
Z＝[z(0),z(1),...,z(N-1)]T；
U＝[U10,U30,...,UK0,......,U1L,U2L,...,UKL]；
Ukl＝[ukl(0),ukl(1),......,ukl(N-1)]T；
ukl(n)＝y(n-l)|y(n-l)|k-1；
其中，Z为输入信号矩阵，z(n)为功放输入信号，y(n-l)为功放输出信号，akl为预失真系数，k为多项式阶数，l为记忆深度，K为最大多项式阶数，L为最大记忆深度，n=1，2，…N，N为挑数总点数，a为预失真系数，U为所述多项式系数矩阵。
FPGA100可用于根据如下所述公式，将所述多项式矩阵和抓取的功放输入信号转换为所述自相关矩阵和所述互相关矩阵，并发送至所述微处理器：
UHUa＝UHZ；
其中，UHU为所述自相关矩阵，UHZ为所述互相关矩阵，UH为U的转置共轭矩阵。
优选地，K的取值范围为5-12，L的取值范围为1-5，n的取值范围为1-4096，即N的取值可以是4096，上述公式是一个超定性线性方程，方程的个数大于位置变量数。将所述功放输入信号和所述功放输出信号，转换为所述自相关矩阵和所述互相换矩阵的计算量十分大，通过FPGA可极大的提高运算速度。
优选地，所述挑数总点数（N）为抓取的功放输入信号的总点数或抓取的功放输出信号的总点数。
优选地，上述公式Z＝Ua和UHUa＝UHZ的矩阵表述如下：
在本发明的其他实施方式中也可以通过本领域技术人员惯用的其他处理器件，将抓取的功放输出信号转换为所述多项式系数矩阵。
对于微处理器200，优选地为DSP处理器或ARM处理器，所述DSP处理器（digitalsignal processor），为一种独特的微处理器，以数字信号来处理大量信息的器件。
在另一个实施例中，微处理器200还可根据所述自相关矩阵和所述互相关矩阵，获取以下方程组的最小二乘解，生成所述预失真系数，并发送至所述FPGA：
UHUa＝UHZ。
在本发明的其他实施方式中，还可通过本领域技术人员惯用的其他处理器件获取所述预失真系数。
请参阅图4，图4所示是本发明DPD实现系统第二实施方式的结构示意图。
本实施方式所述的DPD实现系统与第一实施方式的区别在于：还包括预处理模块50，用于在抓取功放输入信号和功放输出信号之前：
连续获取输入信号。
通过CORDIC算法将获取的输入信号的复数部分转换为对应的幅度。
对转换后的信号的幅度分布进行统计。
根据信号的幅度分布进行峰值密度统计，计算出所述门限阈值。
统计预设时间段内的输入信号中大于所述门限阈值的点数为所述挑数阈值。
本实施方式所述的DPD实现系统，通过分析输入信号，获取门限阈值和挑数阈值，根据获取的门限阈值和挑数阈值，可提高抓取的信号的质量，进而提高数字失真精度。
优选地，本实施方式的操作可在所述FPGA或ASIC（Application SpecificIntegrated Circuit，集成电路）运行，优先选择FPGA。
优选地，当所述预设时间段可为从功放输入和功放输出中各抓取4096个IQ信号为功放输入信号和功放输出信号的时间段，优选地可统计功放输入的4096个数据中大于门限阈值的数据数目作为挑数阈值。如，挑数阈值可设为100，当挑数总点数大于挑数阈值时，认为此组数据符合要求。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种DPD实现方法，其特征在于，包括以下步骤：
抓取功放输入信号和功放输出信号；
根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积；
根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA；
所述FPGA根据所述预失真系数，对输入信号进行预失真处理；
所述抓取功放输入信号和功放输出信号的步骤包括以下步骤：
从功放输入信号中挑选幅度高于门限阈值的信号为抓取的功放输入信号；
若抓取的功放输入信号的总点数小于挑数阈值，则重新抓取功放输入信号和功放输出信号；
在所述抓取功放输入信号和功放输出信号的步骤之前，还包括以下步骤：
连续获取输入信号；
通过CORDIC算法将获取的输入信号的复数部分转换为对应的幅度；
对转换后的信号的幅度分布进行统计；
根据信号的幅度分布进行峰值密度统计，计算出所述门限阈值；
统计预设时间段内的输入信号中大于所述门限阈值的点数为所述挑数阈值。
2.根据权利要求1任意一项所述的DPD实现方法，其特征在于，所述根据预失真多项式，通过FPGA将抓取的功放输入信号和功放输出信号转换为自相关矩阵和互相关矩阵的步骤包括以下步骤：
微处理器根据如下所述预失真多项式，将抓取的功放输出信号转换为如下所述的多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述输入信号：
<mrow>
<mi>z</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>)</mo>
</mrow>
<mo>=</mo>
<munderover>
<munder>
<mo>&Sigma;</mo>
<mrow>
<mi>k</mi>
<mo>=</mo>
<mn>1</mn>
</mrow>
</munder>
<mrow>
<mi>o</mi>
<mi>d</mi>
<mi>d</mi>
</mrow>
<mi>K</mi>
</munderover>
<munderover>
<mo>&Sigma;</mo>
<mrow>
<mi>l</mi>
<mo>=</mo>
<mn>0</mn>
</mrow>
<mi>L</mi>
</munderover>
<msub>
<mi>a</mi>
<mrow>
<mi>k</mi>
<mi>l</mi>
</mrow>
</msub>
<mi>y</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>-</mo>
<mi>l</mi>
<mo>)</mo>
</mrow>
<msup>
<mrow>
<mo>|</mo>
<mi>y</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>-</mo>
<mi>l</mi>
<mo>)</mo>
</mrow>
<mo>|</mo>
</mrow>
<mrow>
<mi>k</mi>
<mo>-</mo>
<mi>l</mi>
</mrow>
</msup>
<mo>;</mo>
</mrow>
Z＝Ua；
Z＝[z(0),z(1),...,z(N-1)]T；
U＝[U10,U30,...,UK0,......,U1L，U2L,...,UKL]；
Ukl＝[ukl(0),ukl(1),......,ukl(N-1)]T；
ukl(n)＝y(n-1)|y(n-1)|k-1；
其中，Z为输入信号矩阵，z(n)为功放输入信号，y(n-1)为功放输出信号，akl为预失真系数，k为多项式阶数，l为记忆深度，K为最大多项式阶数，L为最大记忆深度，n＝1,2,…N,N为挑数总点数，a为预失真系数，U为所述多项式系数矩阵，Ukl为所述多项式系数矩阵中第k列元素构成的列矩阵，ukl(n)为所述多项式系数矩阵的元素；
所述FPGA根据如下所述公式，将所述多项式矩阵和抓取的功放输入信号转换为所述自相关矩阵和所述互相关矩阵，并发送至所述微处理器：
UHUa＝UHZ；
其中，UHU为所述自相关矩阵，UHZ为所述互相关矩阵，UH为U的转置共轭矩阵。
3.根据权利要求2所述的DPD实现方法，其特征在于，所述根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数的步骤包括以下步骤：
所述微处理器根据所述自相关矩阵和所述互相关矩阵，获取以下方程组的最小二乘解，生成所述预失真系数，并发送至所述FPGA：
UHUa＝UHZ。
4.一种DPD实现系统，其特征在于，包括FPGA、微处理器、数据抓取模块和数据接口，所述FPGA和所述数据抓取模块分别通过所述数据接口与所述微处理器连接，其中：
所述数据抓取模块，用于抓取功放输入信号和功放输出信号；
所述微处理器，用于根据预失真多项式，将抓取的功放输出信号转换为多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述功放输入信号；
所述FPGA，用于将抓取的功放输入信号和所述多项式矩阵转换为自相关矩阵和互相关矩阵，并发送至微处理器，其中，所述互相关矩阵为所述自相关矩阵与预失真系数的乘积；
所述微处理器，还用于根据所述自相关矩阵和所述互相关矩阵，求解出所述预失真系数，并将所述预失真系数发送至所述FPGA；
所述FPGA，还用于根据所述预失真系数，对输入信号进行预失真处理；
所述数据抓取模块还用于：
从功放输入信号中挑选幅度高于门限阈值的信号为抓取的功放输入信号；
若抓取的功放输入信号的总点数小于挑数阈值，则重新抓取功放输入信号和功放输出信号；
还包括预处理模块，用于：
连续获取输入信号；
通过CORDIC算法将获取的输入信号的复数部分转换为对应的幅度；
对转换后的信号的幅度分布进行统计；
根据信号的幅度分布进行峰值密度统计，计算出所述门限阈值；
统计预设时间段内的输入信号中大于所述门限阈值的点数为所述挑数阈值。
5.根据权利要求4任意一项所述的DPD实现系统，其特征在于：
所述微处理器还用于根据如下所述预失真多项式，将抓取的功放输出信号转换为如下所述多项式系数矩阵，并发送至所述FPGA，其中，所述多项式系数矩阵与预失真系数的乘积为所述输入信号：
<mrow>
<mi>z</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>)</mo>
</mrow>
<mo>=</mo>
<munderover>
<munder>
<mo>&Sigma;</mo>
<mrow>
<mi>k</mi>
<mo>=</mo>
<mn>1</mn>
</mrow>
</munder>
<mrow>
<mi>o</mi>
<mi>d</mi>
<mi>d</mi>
</mrow>
<mi>K</mi>
</munderover>
<munderover>
<mo>&Sigma;</mo>
<mrow>
<mi>l</mi>
<mo>=</mo>
<mn>0</mn>
</mrow>
<mi>L</mi>
</munderover>
<msub>
<mi>a</mi>
<mrow>
<mi>k</mi>
<mi>l</mi>
</mrow>
</msub>
<mi>y</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>-</mo>
<mi>l</mi>
<mo>)</mo>
</mrow>
<msup>
<mrow>
<mo>|</mo>
<mi>y</mi>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>-</mo>
<mi>l</mi>
<mo>)</mo>
</mrow>
<mo>|</mo>
</mrow>
<mrow>
<mi>k</mi>
<mo>-</mo>
<mi>l</mi>
</mrow>
</msup>
<mo>;</mo>
</mrow>
Z＝Ua；
Z＝[z(0),z(1),...,z(N-1)]T；
U＝[U10,U30,...,UK0,......,U1L，U2L,...,UKL]；
Ukl＝[ukl(0),ukl(1),......,ukl(N-1)]T；
ukl(n)＝y(n-1)|y(n-1)|k-1；
其中，Z为输入信号矩阵，z(n)为功放输入信号，y(n-1)为功放输出信号，akl为预失真系数，k为多项式阶数，l为记忆深度，K为最大多项式阶数，L为最大记忆深度，n＝1,2,…N,N为挑数总点数，a为预失真系数，U为所述多项式系数矩阵，Ukl为所述多项式系数矩阵中第k列元素构成的列矩阵，ukl(n)为所述多项式系数矩阵的元素；
所述FPGA还用于根据如下所述公式，将所述多项式矩阵和抓取的功放输入信号转换为所述自相关矩阵和所述互相关矩阵，并发送至所述微处理器：
UHUa＝UHZ；
其中，UHU为所述自相关矩阵，UHZ为所述互相关矩阵，UH为U的转置共轭矩阵。
6.根据权利要求5所述的DPD实现系统，其特征在于，所述微处理器进一步还用于根据所述自相关矩阵和所述互相关矩阵，获取以下方程组的最小二乘解，生成所述预失真系数，并发送至所述FPGA：
UHUa＝UHZ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410136651.3A CN103957179B (zh) | 2014-04-04 | 2014-04-04 | Dpd实现方法和系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410136651.3A CN103957179B (zh) | 2014-04-04 | 2014-04-04 | Dpd实现方法和系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103957179A CN103957179A (zh) | 2014-07-30 |
| CN103957179B true CN103957179B (zh) | 2018-04-20 |
Family
ID=51334406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410136651.3A Active CN103957179B (zh) | 2014-04-04 | 2014-04-04 | Dpd实现方法和系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103957179B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107124144B (zh) * | 2017-04-20 | 2020-02-18 | 京信通信系统（中国）有限公司 | 一种数字预失真处理方法和装置 |
| CN107222268B (zh) * | 2017-07-31 | 2020-08-07 | 武汉虹信通信技术有限责任公司 | 一种功放模块互调自动调试及测试系统及方法 |
| CN107612856B (zh) * | 2017-10-10 | 2020-01-14 | 京信通信系统（中国）有限公司 | 一种数字预失真处理方法及装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1870614A (zh) * | 2005-05-27 | 2006-11-29 | 华为技术有限公司 | 对基带数字信号进行预失真处理的通用装置 |
| WO2010056736A2 (en) * | 2008-11-11 | 2010-05-20 | Axis Network Technology Ltd. | Resource efficient adaptive digital pre-distortion system |
| CN102739586A (zh) * | 2012-06-14 | 2012-10-17 | 京信通信系统（中国）有限公司 | 一种调整预失真线性性能的方法、设备和系统 |
| CN102780665A (zh) * | 2012-07-25 | 2012-11-14 | 华南理工大学 | 一种数字预失真处理方法 |
| CN102970262A (zh) * | 2012-11-16 | 2013-03-13 | 华南理工大学 | 一种提高数字预失真稳定性的方法 |
| CN102970261A (zh) * | 2012-10-31 | 2013-03-13 | 华南理工大学 | 一种提高数字预失真处理速度的方法 |
| CN103051574A (zh) * | 2013-01-16 | 2013-04-17 | 大唐移动通信设备有限公司 | 数字预失真处理方法及系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101594327B (zh) * | 2008-05-26 | 2012-06-13 | 芯通科技（成都）有限公司 | 多通道数字预失真处理装置及预失真处理方法 |
| CN101442348B (zh) * | 2008-12-22 | 2013-08-07 | 华为技术有限公司 | 一种信号削波方法、装置、系统以及信号发射系统 |
| CN102480450B (zh) * | 2010-11-30 | 2014-12-10 | 富士通株式会社 | 预失真器控制装置和方法、功率控制状态检测方法 |
-
2014
- 2014-04-04 CN CN201410136651.3A patent/CN103957179B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1870614A (zh) * | 2005-05-27 | 2006-11-29 | 华为技术有限公司 | 对基带数字信号进行预失真处理的通用装置 |
| WO2010056736A2 (en) * | 2008-11-11 | 2010-05-20 | Axis Network Technology Ltd. | Resource efficient adaptive digital pre-distortion system |
| CN102739586A (zh) * | 2012-06-14 | 2012-10-17 | 京信通信系统（中国）有限公司 | 一种调整预失真线性性能的方法、设备和系统 |
| CN102780665A (zh) * | 2012-07-25 | 2012-11-14 | 华南理工大学 | 一种数字预失真处理方法 |
| CN102970261A (zh) * | 2012-10-31 | 2013-03-13 | 华南理工大学 | 一种提高数字预失真处理速度的方法 |
| CN102970262A (zh) * | 2012-11-16 | 2013-03-13 | 华南理工大学 | 一种提高数字预失真稳定性的方法 |
| CN103051574A (zh) * | 2013-01-16 | 2013-04-17 | 大唐移动通信设备有限公司 | 数字预失真处理方法及系统 |
Non-Patent Citations (2)
| Title |
|---|
| 功率放大器数字基带预失真系统的实现;王骁;《中国优秀硕士学位论文全文数据库信息科技辑》;20130131;全文 * |
| 通信中射频功率放大器数字预失真的研究;张华良;《中国优秀硕士学位论文全文数据库信息科技辑》;20110430;全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103957179A (zh) | 2014-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103051574B (zh) | 数字预失真处理方法及系统 | |
| CN102893399B (zh) | 预失真校正方法、预失真校正装置、发射机及基站 | |
| CN106506417A (zh) | 一种窄带反馈的数字预失真系统与方法 | |
| CN112838995B (zh) | 一种宽带数字预失真方法及数字预失真器 | |
| EP1983659A3 (en) | Method and apparatus for dynamic digital pre-distortion in radio transmitters | |
| CN103957179B (zh) | Dpd实现方法和系统 | |
| CN106685368A (zh) | 一种欠采样反馈的数字预失真系统与方法 | |
| CN102970261A (zh) | 一种提高数字预失真处理速度的方法 | |
| CN103368886B (zh) | 动态削峰方法和装置以及数字预失真处理系统 | |
| CN103618684B (zh) | 一种估计dpd系数的方法及装置 | |
| CN107124141B (zh) | 基于复数域矩阵数值求解自适应误差验证的数字预失真的方法 | |
| CN102751950A (zh) | 一种多波段多模式射频功率放大器的数字预失真方法 | |
| CN102780665A (zh) | 一种数字预失真处理方法 | |
| Hassani et al. | A flexible method of LUT indexing in digital predistortion linearization of RF power amplifiers | |
| CN103701738B (zh) | 一种预失真参数确定方法、设备及数字预失真处理系统 | |
| CN102843316B (zh) | 一种莫尔斯报信号处理装置和处理方法 | |
| CN105897189A (zh) | 一种查找表数字预失真器结构及方法 | |
| CN104994051B (zh) | 基于瞬时与平均功率比的提高混合载波系统pa效率的线性尺度变换的信号发射和接收方法 | |
| CN104009717B (zh) | 一种自适应预失真处理方法及装置 | |
| CN104301269B (zh) | 等效采样预失真系统及其方法 | |
| CN103888394B (zh) | 数字预失真处理方法和装置 | |
| CN104394028B (zh) | 一种测量通信物理层信道频率幅度响应的方法和系统 | |
| CN104601273B (zh) | 一种语音信号干扰装置 | |
| CN107612856B (zh) | 一种数字预失真处理方法及装置 | |
| CN102904846B (zh) | 一种适应快变信号的数字预失真处理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 510663 No. 10 Shenzhou Road, Science City, Luogang District, Guangzhou City, Guangdong Province Patentee after: Jingxin Network System Co.,Ltd. Address before: 510663 No. 10 Shenzhou Road, Science City, Luogang District, Guangzhou City, Guangdong Province Patentee before: Comba Telecom System (China) Ltd. |
|
| CP01 | Change in the name or title of a patent holder |