CN101594327B - 多通道数字预失真处理装置及预失真处理方法 - Google Patents

Abstract

多通道数字预失真处理装置及预失真处理方法。各通道基带I/Q信号由受系统的通道选择信号控制的多通道输入复用器送入预失真控制器；由基带信号经变换后的射频输出信号的反馈信号，经同由该通道选择信号控制的射频多路开关及其后的混频器、低通滤波和模数变换器也送入预失真控制器，经比较运算生成的预失真修正系数经输出单元向各对应通道的预失真器输出，对基带信号进行预失真处理。此处理方式可使多通路系统的反馈及数字预失真控制电路的数量降为1，解决了目前随发射通道数量的增加采用传统方式进行数字预失真处理技术时所导致的体积、功耗及成本剧增而难以接受的问题。

Description

多通道数字预失真处理装置及预失真处理方法

技术领域

本发明涉及一种无线通讯前端设备中对功放数字预失真处理技术，特别是对多发射链路系统中的数字预失真处理技术，包括多通道的数字预失真处理装置及多通道的数字预失真处理方法。

背景技术

随着现代无线通讯技术的发展，移动通讯的用户和业务量都在急剧增长，通讯频段变得越来越拥挤。为提高频谱效率，以便在有限的频谱范围内传输更多的信道，普遍采用了正交相移键控(QPSK)、正交幅度调制(QAM)等调制方式，从而不可避免地使信号包络产生抖动，对系统的末级功放的线性提出了很高的要求。在当前使用的功放线性化技术中，数字预失真技术因其适应性强、动态范围宽、频带宽等特点，受到广泛的关注和研究。目前，已有集成的数字预失真ASIC芯片或IP Core(智力产权)算法面市。

上述传统的数字预失真处理的原理和方法，是将由基带I/Q信号经变换后的射频输出信号反馈一部分出来，经下变频和滤波变成中频信号，再经ADC转换成数字信号，与经适当延时后的该功放基带I/Q信号进行比较，得到预失真修正系数，然后再用该修正系数对输入的数字基带I/Q信号进行预失真处理，补偿因功放非线性特性导致的失真，以改善整体功放的线性。其中该预失真修正系数的产生及预失真处理的完成，目前都集中在一个数字预失真ASIC芯片中，或是由FPGA(可编程门阵列)实现。

对于具有n路(n≥2)发射链路的前端设备，若采用上述传统功放数字预失真方法，需在每一通道中分别各设置一套反馈和数字预失真电路。即，为实现数字预失真，在每一通道的反馈通道中，都要分别进行下变频、ADC；在各发射通道中，分别都要使用一套预失真电路，用于产生该通道所需的预失真修正系数并对该通道输入信号进行预失真处理。

对于单通道、大功率的应用系统而言，这种传统的功放数字预失真方法在成本、体积和功耗等方面尚可以接受，但随着发射通道数量的增加，采用传统方式在每个通道中都设计一套反馈和预失真电路，无疑将使成本巨增，而且由于电路数量的增加，导致了体积和功耗增加，且通道数量越多，成本也越高、体积和功耗也就越大。因此，采用传统方式处理所凸现的这些弊端就变得无法接受了。

发明内容

针对上述情况，本发明将提供一种对多发射链路系统中的数字预失真处理技术，包括一种多通道的数字预失真处理装置，以及在此基础上的一种多通道的数字预失真处理方法。

本发明的多通道数字预失真处理装置及处理方法，是在目前已有报道和/或使用的单通道传统数字预失真处理技术基础上的改进。基本原理和过程，同样是将基带I/Q(同相/正交)信号与由基带信号经变换后的射频输出信号的反馈信号，在相应的预失真处理单元中进行运算比较并生成预失真修正系数，用于对基带I/Q信号进行修正处理。所说该预失真处理装置的结构中，设置有对基带I/Q信号与来自射频输出的反馈信号进行比较运算并生成用于修正基带I/Q信号的预失真修正系数处理单元，其中：

a.所说的用于进行比较运算并生成预失真修正系数的预失真修正系数处理单元为预失真控制器，其一端通过由系统的通道选择信号控制的多通道输入复用器与各通道的基带I/Q信号端相联；

b.由基带信号经变换后的射频输出信号的反馈信号，经复用反馈电路送入预失真控制器，所说的复用反馈电路中包括顺序连接的由所说该通道选择信号同步控制的射频多路开关、混频器、低通滤波和模数变换器，其中混频器所需的本振信号由同参考源的外部本振信号提供；

c.由所说该预失真控制器生成的预失真修正系数，经输出单元向各对应通道的预失真器输出。

在上述的多通道数字预失真处理装置中，所说的该输出单元可以采用由所说该通道选择信号同步控制的输出复用器输出，具体的输出方式可以采用常规的直连，或是SPI总线方式等不同的形式。

由上述结构的设置可以理解，目前单通道系统中所使用的该预失真处理模块，在本发明上述预失真处理装置中，按照其功能被分成为预失真控制器和预失真器的两个独立的单元，即：将用于产生各通路预失真系数而需作复杂运算处理及占用资源较大的功能集中到了“预失真控制器”中，而将运算简单、资源占用相对较小的预失真处理的功能分别设置在了各通路的“预失真器”中。

在本发明上述装置中所说的预失真控制器和/或其后的分别设于各通路中的相应预失真器，分别仍可采用由ASIC芯片，或是FPGA单元等目前同样或类似的方式实现。

作为本发明上述装置中的该多通道输入复用器和/或输出复用器，均可以采用如ASIC芯片、FPGA单元等目前常用的各类具有选通功能的开关型电路结构或者相应的元器件或结构单元实现。

由本发明上述多通道数字预失真处理装置的设计形式也可以清楚理解，本发明所说的多通道数字预失真处理方法，是以目前单通路系统所使用的预失真处理原理和过程为基础，即，同样是将由基带信号经变换后的射频输出信号的反馈信号，经混频器、低通滤波和模数变换器依次处理后，与基带的I/Q信号共同输入预失真处理单元，进行运算比较后生成预失真修正系数，并用该修正系数对基带I/Q信号进行补偿修正处理的基本原理和过程，但采用的是在不同时间段，将两路或更多路的基带I/Q信号及对应的射频输出的反馈信号引入同一个预失真控制器，以分时复用方式共用一套反馈和预失真控制装置进行处理。

本发明上述预失真处理方法的基本过程为：至少2路的多通道系统中的各通道基带I/Q信号，通过由系统的通道选择信号控制的多通道输入复用器，输入同一个用于进行比较运算并生成预失真修正系数的预失真控制器；分别由基带信号经变换后的对应通道的射频输出信号的反馈信号，经也受该通道选择信号同步控制的射频多路开关及其后包括顺序设置的混频器、低通滤波和模数变换器的同一套复用反馈电路也送入该预失真控制器，在该预失真控制器中进行比较运算后生成适用于该通道所需的预失真修正系数，然后通过由所说该通道选择信号同步控制的输出复用器输出到各对应通道的预失真器，对该通道的基带I/Q信号进行补偿修正处理。所说复用反馈电路中混频器所需的本振信号由同参考源的外部本振信号提供。

可以理解，本发明上述处理方法中，对各通道所需的预失真修正系数，统一集中在所说的预失真控制器中，以分时方式分别生成，其可以采用目前已有报道和/使用的由ASIC芯片或FPGA(可编程门阵列)等同样方式实现。

所说各通道中的预失真器在获得来自预失真控制器提供的相应预失真修正系数后，可以按目前单通道系统的同样方式，对当前运行使用的预失真修正系数进行即时的更新替换。

除上述的即时更新方式外，各通道中的预失真器在获得来自预失真控制器提供的相应预失真修正系数后，还可以根据需要采用只在达到所设定条件时才予以更新的处理方式。在目前已有报道和/或使用的常用技术或手段中，实现这种处理方式不会存在任何困难或障碍。例如，可以使该预失真器在获得来自预失真控制器的相应预失真修正系数后，与当前运行使用的预失真修正系数进行比较并计算其差值e。设当前使用的预失真修正系数和本次获得的预失真修正系数分别用序列{a_jjj}和{b_jjj}表示，其中j＝1，2，....m，且m为序列的阶，则误差e可以定义为

$e=\sqrt{\frac{1}{m}\underset{j=1}{\overset{m}{\mathrm{\Σ}}}{(a_j-b_j)}^2}---\left(1\right)$

当差值e小于其预先设定的门限值，则预失真器将维持当前正在使用的系数而不做更新；当差值e大于或等于其预先设定的门限值时，则预失真器将用新获得的预失真修正系数进行更新，替换当前运行所使用的修正系数。

由此可以理解，在本发明上述的多通道数字预失真处理装置及方法中，来自基带的I/Q信号并不是如目前单通道系统的方式直接分别由各通道中的预失真模块单独处理，而是先经多通道输入复用器由来自系统的通道选择信号选通并输入预失真控制器；来自该对应通道的射频输出反馈信号也不是如单通道系统的方式被直接耦合到混频器，而是被耦合到同样由该通道选择信号控制的射频多路开关并被选通送入预失真控制器，从而实现以分时方式共用同一套预失真控制器分别生成被系统选通的该通道所需的预失真修正系数。同时，对所生成的预失真修正系数，本发明也不是如单通道系统由预失真模块生成后直接用于其自身的预失真处理，而是经输出复用器将预失真控制器将所生成的相应修正系数输出至对应通路中的预失真器，由后者执行对该通道的基带I/Q信号进行预失真处理。因此，本发明的上述处理装置和方法，可以实现将多通路系统的反馈和数字预失真控制电路的数量由n降低为1，从而满意地解决了采用目前的传统方式对多通道系统进行数字预失真处理时因电路数量增加所导致的体积、功耗及成本剧增等难以接受的弊端和问题。

以下结合由附图所示实施例的具体实施方式，对本发明的上述内容再作进一步的详细说明。但不应将此理解为本发明上述主题的范围仅限于以下的实例。在不脱离本发明上述技术思想情况下，根据本领域普通技术知识和惯用手段做出的各种替换或变更，均应包括在本发明的范围内。

附图说明

图1是一种典型的传统单通道数字预失真处理的电路结构框图。

图2是本发明的多通道的数字预失真处理装置电路结构框图。

图3是图2装置中的一种输入复用器/射频多路开关的结构示意图。

图4是图2装置中HMC395MS8G开关电路的结构图。

图5是实现本发明多通道数字预失真处理方法的电路方框图。

具体实施方式

图1是目前所用的一种传统单通道数字预失真处理的典型电路结构形式。其电路结构及工作原理和过程是：输入基带I/Q信号500进入预失真模块505，通过运算和比较来自ADC 501的反馈信号后，首先生成预失真修正系数，然后根据该系数执行预失真处理。被预失真处理后的信号输出到DAC 506后变为模拟信号，该模拟信号再通过正交调制器(QMOD)507调制到射频，然后通过功率放大器(PA)508放大后输出；同时，功率放大器508的输出被耦合一部分到混频器(Mixer)503变成中频信号，经过低通滤波器502后被模数变换器(ADC)501变为数字信号并送到预失真模块505。LO 504为混频器503和正交调制器507所需的本振信号。

图2是本发明多通道的数字预失真处理装置的一种基本结构形式。该多通道的数字预失真处理装置201的结构包括：

a.用于进行比较运算并生成预失真修正系数的预失真修正系数处理单元，为采用目前常用的ASIC芯片或可编程门阵列单元等形式的预失真控制器102，其一端通过由系统的通道选择信号301控制的采用目前常用的FPGA实现的多通道输入复用器101，与各通道的基带I/Q信号端相联。

b.由基带信号经变换后的射频输出信号的反馈信号，经复用反馈电路送入预失真控制器102。该复用反馈电路中包括顺序连接的由所说该通道选择信号301同步控制的射频多路开关106、混频器105、低通滤波104和模数变换器103。其中的射频多路开关106可以采用如Hittite公司的射频单刀双掷开关HMC395MS8G等目前常用的开关元器件所组成。该混频器105所需的本振信号由同参考源的外部本振信号107提供。

c.由所说该预失真控制器102生成的预失真修正系数，经输出单元110向各对应通道的预失真器111，112，...11n输出。该输出单元110的输出方式可以采用由该通道选择信号301选通后直接输出到对应通道，或是通过SPI总线等方式输出。

上述装置中所说的该多通道输入复用器101和可作为输出单元110的输出复用器，其功能是相互反向的，即分别是从n路输入基带信号中选择其中的一路输出，或是将输入的单路信号选通到n路中的某一指定通路送出。其输入或送出路径的选通，均由所说该通道选择信号301来确定。多通道输入复用器101和可作为输出单元110都可使用目前通用的FPGA芯片通过编程(或ASIC芯片)来实现。该FPGA芯片可根据需要在目前已有报道和/或使用元器件中进行选择，如可选用Altera的Cyclone系列产品，或Xilinx，Lattice等的相应产品。

图3是在上述装置中可以采用的一种射频多路开关的结构。根据所工作的频率和需要的带宽，可选择隔离度高、驻波小、插损低的开关来实现。以8通道的系统为例，上述装置中所说的射频多路开关106，分别都可选用市售的常用单刀双掷开关五只(如Hittite生产的HMC395MS8G开关)，按图3的方式相连接即可构成8∶1形式的开关结构，利用所说的该通道选择信号301来确定选通分别与各通路相对应的路径。该HMC395MS8G开关的电路结构可如图4所示。

图5表示的是采用本发明上述预失真处理装置时，对n路(n≥2)通道系统进行数字预失真处理的工作原理：n路下行的基带I/Q信号分别输入到每通道的预失真器111，112，...11n，由其进行预失真处理，以补偿功放非线性带来的失真。其预失真修正系数由多通道的数字预失真处理装置201中的预失真控制器102提供。各通道的预失真器111，112，...11n输出的已被预失真后的基带I/Q信号送入各自的数模变换器(DAC)121，122，...12n转变为模拟信号，然后通过各通道的正交调制器(QMOD)131，132，13n调制到射频，再被功率放大器(PA)141，142，14n放大后输出。

来自系统的各通道输入I/Q信号302，303，......30n除了输入到各通道的对应预失真器111，112，...11n外，还被引入到多通道输入复用器(MUX)101，并由来自系统的通道选择信号301控制选通；各通道的输出射频信号除输出到天线外，还被少量耦合到射频多路开关(RF Switch)106，也由该通道选择信号301控制选通后，该反馈信号通过混频器105变为中频和经低通滤波104后，再由模数变换器103变为数字信号，也送入预失真控制器102，通过其与由多通道输入复用器(MUX)101选通输入并经适当延时处理的I/Q信号进行比较和运算，生成该被选通通道的预失真修正系数，然后通过同样由系统的该通道选择信号301控制选通的多通道输出复用器输出单元110，以直连或SPI(外围串行接口)总线方式的，传送到被选通的各对应通道的预失真器111，112，...11n。各通道的正交调制器共享外部本振信号(LO)107。混频器105的本振信号既可使用正交调制器使用的外部LO，也可单独提供，但须与LO同参考源。

多通道输入复用器101或多通道输出复用器110的功能，除可以采用单独的FPGA单元实现外，也可以合并在预失真控制器102中实现。

各通道的预失真器111，112，...11n在获得来自预失真控制器提供的相应预失真修正系数后，可以按目前单通道系统的同样方式，对当前运行使用的预失真修正系数进行即时的更新替换，也可以采用下述方式进行更新：

各通道的预失真器111，112，...11n获得来自预失真控制器102输出的预失真修正系数后，将比较并计算该系数与当前正在运行的预失真修正系数的误差e。设当前使用的预失真修正系数和本次获得的预失真修正系数分别用序列{a_jjj}和{b_jjj}表示，其中j＝1，2，....m，且m为序列的阶，则误差e可以定义为

$e=\sqrt{\frac{1}{m}\underset{j=1}{\overset{m}{\mathrm{\Σ}}}{(a_j-b_j)}^2}---\left(1\right)$

当误差e小于系统预先设定的门限值，该预失真器将维持当前正在运行使用的预失真修正系数而不做更新；当误差e大于或等于预先设定的门限值时，该预失真器将用所获得的最新修正系数对当前运行使用的修正系数予以更新替换。

Claims (10)

1.多通道数字预失真处理装置，有对基带I/Q信号与来自射频输出的反馈信号进行比较运算并生成用于修正基带I/Q信号的预失真修正系数处理单元，其特征是：

a.所说的用于进行比较运算并生成用于修正基带I/Q信号预失真修正系数的预失真修正系数处理单元为预失真控制器(102)，其一端通过由系统的通道选择信号(301)控制的多通道输入复用器(101)与各通道的基带I/Q信号端相联，

b.由基带信号经变换后的射频输出信号的反馈信号，经复用反馈电路送入预失真控制器(102)，所说的复用反馈电路中包括顺序连接的由所说该通道选择信号(301)同步控制的射频多路开关(106)、混频器(105)、低通滤波(104)和模数变换器(103)，其中混频器(105)所需的本振信号由同参考源的外部本振信号(107)提供，

c.由所说该预失真控制器(102)生成的预失真修正系数，经输出单元(110)向各对应通道的预失真器(111，112，…11n)输出。

2.如权利要求1所述的多通道数字预失真处理装置，其特征是所说的输出单元(110)为由该通道选择信号(301)同步控制、具有选通功能的开关型电路结构或相应元器件的输出复用器。

3.如权利要求1所述的多通道数字预失真处理装置，其特征是所说的输出单元(110)为由输出复用器经直连或SPI总线方式输出。

4.如权利要求1至3之一所述的多通道数字预失真处理装置，其特征是所说的预失真控制器(102)为ASIC芯片。

5.如权利要求1至3之一所述的多通道数字预失真处理装置，其特征是所说的预失真控制器(102)为可编程门阵列单元。

6.如权利要求1至3之一所述的多通道数字预失真处理装置，其特征是所说的多通道输入复用器(101)为具有选通功能的开关型电路结构或相应的元器件。

7.如权利要求1至3之一所述的多通道数字预失真处理装置，其特征是所说的射频多路开关(106)为开关元件。

8.多通道数字预失真处理方法，将来自射频输出的反馈信号经混频器、低通滤波和模数变换器依次处理后，与基带I/Q信号共同输入预失真处理单元进行运算比较生成预失真修正系数，并用其对基带I/Q信号进行补偿修正处理，其特征是使至少2路的多通道系统的各基带I/Q信号的发射通道以分时复用方式共用一套反馈和预失真控制装置(201)进行处理，其中各通道的基带I/Q信号(302，303，…30n)通过受系统的通道选择信号(301)控制的多通道输入复用器(101)输入用于进行比较运算并生成预失真修正系数的预失真控制器(102)；分别由基带信号经变换后的对应通道的射频输出信号的反馈信号，经同样由该通道选择信号(301)控制的射频多路开关(106)及其后包括顺序设置的混频器(105)、低通滤波(104)和模数变换器(103)的同一套复用反馈电路也送入该预失真控制器(102)，并由该预失真控制器(102)比较运算生成预失真修正系数，然后通过由所说该通道选择信号(301)同步控制的输出复用器输出到各对应通道的预失真器(111，112，…11n)，对该通道的基带I/Q信号进行补偿修正处理，所说复用反馈电路中混频器(105)所需的本振信号由同参考源的外部本振信号(107)提供。

9.如权利要求8所述的多通道数字预失真处理方法，其特征是所说的预失真控制器(102)使用ASIC芯片或FPGA可编程门阵列实现。

10.如权利要求8或9所述的多通道数字预失真处理方法，其特征是所说各通道的预失真器(111，112，.....，11n)获得来自预失真控制器(102)的预失真修正系数后，与当前运行使用的预失真修正系数比较并计算其差值，当差值小于预设的门限值时，该通道的预失真器不更新当前运行所使用的修正系数，否则将用新获得的预失真修正系数替换当前运行所使用的修正系数。

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