CN103930949B - 具有双栅预充电和解码晶体管的读出放大器 - Google Patents

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Abstract

本发明涉及一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线(/BL)之间进行连接，并且包括：读出电路(SC)，读出电路(SC)能够提供指示储存在存储器单元内的数据的输出；以及预充电和解码电路(PDC)，预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线(LIO，/LIO)的成对的双栅晶体管(T5、T6)。

Description

具有双栅预充电和解码晶体管的读出放大器
技术领域
本发明一般涉及半导体存储器，比如动态随机存取存储器(DRAM)，并且更具体地，涉及用于读出并放大储存在存储器单元阵列的多个存储器单元中的数据的读出放大器。
背景技术
基本上，DRAM为将以二进制形式的数据(例如，“1”或“0”)存储在大量单元中的集成电路。数据作为在位于单元中的电容器上的电荷存储在单元中。通常地，高逻辑电平大约等于电源电压，并且低逻辑电平大约等于接地。
常规DRAM的单元布置在阵列中，以便能够寻址并访问单独的单元。阵列能够被认为是单元的行和列。每一行都包括利用共同控制信号的使在行上的单元互连的字线。类似地，每一列都包括在每一行内联接到最多一个单元的位线。因此，字和位线能够得以控制以便单独地访问阵列的每个单元。
为了从单元中读取数据，通过选择与单元相关联的字线来访问单元的电容器。与用于选择单元的位线配对的互补位线被平衡为平衡电压。该平衡电压(Veq)通常介于在高Vdd逻辑电平和低Vss(通常为地)逻辑电平之间。因此，照惯例，位线被平衡为电源电压的一半，即Vdd/2。当对于所选择的单元激活字线时，所选择的单元的电容器将储存的电压放电至位线上，因此改变在位线上的电压。照惯例被称为读出放大器的差分放大器接着用于检测和放大在成对位线上的电压的差。
为了符合存储器的面积限制，被称为“交错(staggering)”技术的堆叠技术照惯例被用于将在读出放大器和单元之间的间距差异考虑进来。因此许多读出放大器在位线的纵向方向上一个接一个彼此交错。然而，该结构遭受到位线和其互补位线在所有交错的读出放大器上运行。这导致了对金属-0(用于位线的金属)的可用空间的拥塞确实覆盖了读出放大器的100％。而且，寻址存储器的具体单元需要根据金属轨道(metal track)(通常为金属-1轨道)建立的行和列地址总线。当64列地址总线被用作解码读出放大器阵列的读出放大器时，对于电源、控制命令、I/O以及解码(用于该最新的组的64轨道)大约需要呈现100个金属-1轨道。但是在不久的将来，需要DRAM的核心电路的许多焦点，尤其是在读出放大器上。确实，伴随着FDSOI(完全耗尽绝缘体上硅)技术的引入或高-k/金属栅的引入，器件将变得更小，并且金属线将变为限制因素，不再是器件的尺寸。因此应当理解，100个金属-1轨道太多了。
图1显示了存储器结构，其通过将存储器单元阵列分成子阵列MC0、MC1、MC2和MC3，通过将读出放大器分成成对交错的读出放大器组并根据交织的布置通过提供位线来帮助限制可用空间拥塞，从而它们在位线BL0、BL2和位线BL1、BL3之间的字线WL的横向方向上交替，所述位线BL0、BL2联接到所述对的第一组的读出放大器SA0、SA2，所述位线BL1、BL3联接到所述对的第二组的读出放大器SA1、SA3。位线的交替布置导致了在平行于位线的所述对的每一个读出放大器组内互相连接的可用空间。利用该交替布置，金属-0现仅覆盖了读出放大器的50％。随着对读出放大器限制的放松，布局更加容易。
在图1中，为了清楚起见，仅仅表示了相关的信号：
-在X方向上运行并且使用金属-1的行解码信号用于寻址读出放大器的线；
-在Y方向上在列选择线(CSLi，CSLj)上运行(列解码)并使用金属-2的列解码信号用于寻址读出放大器的列；
-使用金属-1的本地输入/输出线(LIO和其互补线)用于将从读出放大器中读出的和放大的数据传递至垂直于本地输入/输出线并使用金属-2的通用输入/输出线(GIOm、GIOn和其互补线)。本地输入/输出线的长度(也即，结合的读出放大器的数量)取决于布局限制、交错、金属-2间距规定、电路规范等。
每一个列选择线(CSLi，CSLj)都解码在路径上的组内读出放大器的列。选择的读出放大器SA0、SA1、SA2和SA3提供了有效的行为(读或写)，而半选择的读出放大器SA4、SA5仍处于HZ状态(高阻抗)，并且除了成为待被加载/卸载的额外的寄生以外，并不干扰通用输入/输出线。
出现在通用输入/输出线上的数据进入所有的本地输入/输出线，并且因此在随后的访问开始时必须已完成预充电，以便保证合适的读出和更新。这是不能被预期的。考虑读出放大器的数量和总金属长度(通用和本地输入输出线)，则可能耗散大量的功率。
此外，以体硅CMOS技术制作的常规的读出放大器由十一个晶体管制成，并因此增加了整个电路的表面面积。
若干种解决方案都能够克服寄生问题和可能的功率峰值。
根据第一解决方案，本地解码器(参照图1中的开关S)能够添加至本地I/O线和通用I/O线之间。在该情况下，未经选择的本地I/O线通过通用I/O线而保持不受干扰，并且能够提前预充电而允许非常快的周期时间。
根据第二解决方案，可以是比如NOR或NAND门一样简单的解码器能够添加在列选择线和行解码信号之间。利用该第二解决方案，半选择的读出放大器的内容通过本地I/O线保持不受影响。沿着列选择线的负载也能够得以减小(解码器用作本地信号增强器)，同时可以提高周期时间。该第二解决方案特别地在由申请人于2011年3月18日提交的并且还未被公开的法国专利申请第1152256号中进行了描述。
第一和第二解决方案两者能够同时应用，其提供了非常好的性能，但是从布局的观点来看可能无法达到最佳。确实，对于这些解码器，仅有的可能位置为紧挨着读出放大器(或者甚至在读出放大器布局内)，其在非常敏感的区域内引入“不规则”的布局。
发明内容
本发明旨在提供一种半导体存储器，其并不具有如上所述的缺陷，并且特别地提供了一种半导体存储器，其中引入了读出放大器而没有特别的布局限制，并且没有禁区。
在这点上，本发明根据其第一方面提出一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线和互补于第一位线的参考位线之间进行连接，并且包括：
-读出电路，所述读出电路能够提供指示储存在存储器单元内的数据的输出；以及
-预充电和解码电路，所述预充电和解码电路包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线的成对双栅晶体管。
该存储器的其他优选但非限制性的方面如下：
-预充电和解码电路的每个双栅晶体管都具有第一栅和第二栅，双栅晶体管的第一栅都由解码控制信号进行控制，并且双栅晶体管的第二栅都由预充电控制信号进行控制；
-关于由所述解码控制信号控制的晶体管的第一栅的状态，取决于由预充电控制信号控制的晶体管的第二栅的状态，每个双栅晶体管都能够或者工作在耗尽模式下或者工作在增强模式下；
-每个双栅晶体管都能够在所述预充电控制信号处于ON状态时工作在耗尽模式下，并且都能够在所述预充电控制信号处于OFF状态时工作在增强模式下；
-所述读出放大器在绝缘体上半导体衬底上进行制造，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，并且每个双栅晶体管都包括第一栅和第二栅，所述第一栅和所述第二栅的其中之一为形成在绝缘层之下的衬底内的后栅；
-每个双栅晶体管的第二栅都为形成在绝缘层之下的衬底内的后栅；
-每个双栅晶体管都为鳍式独立双栅晶体管；
-每个双栅晶体管都由并联布置的两个单栅晶体管制成；
-预充电和解码电路包括单对的双栅晶体管；
-每个双栅晶体管都串联布置在位线和参考位线的其中之一和相应的第一数据线和第二数据线的其中之一之间；
-所述读出放大器在绝缘体上半导体衬底上进行制造，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，并且所述读出电路包括布置在第一位线和第二位线之间的成对的交叉联接反相器，并且所述交叉联接反相器包括双栅晶体管，所述双栅晶体管的每一个都具有第一栅和第二栅，所述第一栅和所述第二栅的其中之一为形成在所述绝缘层之下的衬底内的后栅；
-所述读出电路基于成对的交叉联接反相器，并且进一步基于均衡晶体管。
根据另一个方面，本发明涉及一种半导体存储器，其包括根据本发明的第一方面的至少一个布置成行和列的存储器单元的阵列和至少一个读出放大器。
根据又一个方面，本发明涉及一种根据本发明的第一方面操作读出放大器的方法。
附图说明
在阅读以下通过实例的方式给出并参考所附附图的本发明的优选实施方案的详细描述的基础上，本发明的其他方面、目标和优点将变得更加明显，其中：
-已如上进行讨论的图1显示了常规的DRAM结构；
-图2为显示根据本发明的第一方面的读出放大器的图解；
-图3显示根据本发明的第一方面的读出放大器的可能实施方案；
-图4为显示根据本发明的第一方面的读出放大器的拓扑布置的图解；
-图5、图6和图7显示了根据本发明的第一方面操作读出放大器
以执行预充电、读出和解码操作的方法。
具体实施方式
参照图2，本发明在其第一方面涉及用于读出并放大存储在存储器单元中的数据的读出放大器，所述读出放大器在位线BL和与该位线互补的参考位线之间连接并且包括：
-读出电路SC，其能够提供指示储存在存储器单元内的数据的输出；以及
-预充电和解码电路PDC，其包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线LIO、的成对双栅晶体管T5、T6。
在图2中显示的优选实施方案中，预充电和解码电路PDC由单对的双栅晶体管T5、T6组成。
预充电和解码电路PDC的每个双栅晶体管T5、T6都串联布置在读出电路SC和第一数据线LIO和与该第一数据线LIO互补的第二数据线的其中之一之间。更具体地，它们串联布置在位线BL与参考位线的其中之一和对应的第一数据线LIO和第二数据线的其中之一之间。
传统上，读出电路SC布置在位线BL和之间，以便检测并放大在成对位线上的电压的差。
预充电和解码电路PDC的每个双栅晶体管T5、T6都具有第一栅和第二栅，双栅晶体管的第一栅都由解码控制信号CSL进行控制，并且双栅晶体管的第二栅都由预充电控制信号进行控制。
关于由解码控制信号CSL操作的第一栅的状态，取决于由垂直的预充电控制信号操作的第二栅的状态，每个双栅晶体管T5、T6都能够或者工作在耗尽模式下或者工作在增强模式下。
考虑N沟道晶体管，每个双栅晶体管T5、T6都能够在预充电控制信号处于高态(比如，高态Vdd)时关于由解码控制信号CSL操作的第一栅而工作在耗尽模式下，并能够在预充电控制信号处于低态(比如，低态GND)时工作在增强模式下。
应当注意的是，在权利要求中，由于概念高/低对于N沟道晶体管适用，但是对P沟道晶体管是反相的，因此术语“ON状态”优选为“高态”，并且术语“OFF状态”优选为“低态”。
根据第一实施方案，读出放大器在绝缘体上半导体衬底(比如，绝缘体上硅衬底)上进行制造，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层。双栅晶体管T5、T6的每一个都包括第一栅和第二栅，所述第一栅和所述第二栅的其中之一为形成在绝缘层之下的衬底内的后栅。每个双栅晶体管的第二栅都优选为这样的后栅，从而所述后栅由预充电控制信号进行控制。
根据另一个实施方案，每个双栅晶体管T5、T6都为鳍式独立双栅晶体管。
根据又一个实施方案，每个双栅晶体管T5、T6都由并联布置的两个单栅晶体管制成。
尽管本发明绝不限于特定的读出电路，但是图3显示了本发明的优选实施方案，其中读出放大器的读出电路SC包括在位线BL和参考位线之间布置的成对的交叉联接的反相器T1、T3以及T2、T4。交叉联接的反相器包括双栅晶体管T1-T4，其每一个都具有第一栅和第二栅。晶体管T1、T2通常被称为上拉晶体管，而晶体管T3、T4通常被称为下拉晶体管。上拉晶体管T1、T2的第二栅由上拉第二控制信号Φp进行控制，而下拉晶体管T3、T4的第二栅由下拉第二控制信号ΦN进行控制。读出电路可以进一步包括布置在位线BL、之间，并且使其栅由均衡控制信号ΦEQ进行控制的均衡晶体管T7。
图3的读出放大器优先地在绝缘体上半导体衬底上制成，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，并且晶体管T1-T4的第二栅为形成在绝缘层之下的衬底内的后栅。
应当理解的是，该优选实施方案在由申请人于2011年4月26日提交的并且还未被公开的法国专利申请第1153573号中进行了描述。
图4显示了在半导体存储器中的根据本发明的第一方面的读出放大器的拓扑布置。在图4上，标志k和l代表两个行，而标志1和j代表两个列。待施加至分别布置在行k和l上的读出放大器的晶体管T5和T6的第二栅(例如，后栅)的预充电控制信号在预充电线上运行，所述预充电线通常在金属-1中。待施加至布置在列i和j上的读出放大器的晶体管T5和T6的第一栅的解码控制信号CSLi和CSLj在解码线上运行，所述解码线通常在金属-2中。解码线和预充电线有利地彼此垂直，同时解码线优选布置在存储器单元阵列的位线方向上并且预充电线布置在垂直于位线方向的方向上。
图5-7显示了根据本发明的第一方面操作读出放大器以执行预充电、读出和解码操作的方法。
图5显示了预充电操作，在所述预充电操作期间将预充电控制信号设定为ON状态(例如，在N沟道晶体管的情况下通过正电压的方式而处于高态Vdd)，以便将预充电和解码电路PDC的晶体管T5、T6转换成耗尽模式。因此，晶体管T5、T6仍然导通(ON状态)，独立于施加至它们的第一栅的解码信号CSL信号。由于读出电路在预充电操作期间为OFF，因此数据线LIO和将它们的电压水平提供至位线，以便给它们预充电。
图6显示了读出操作，在所述读出操作期间将预充电控制信号设定为OFF状态(例如，在N沟道晶体管的情况下处于低态GND)，以便关于由解码控制信号CSL操作的这些晶体管的第一栅的状态而将预充电和解码电路PDC的晶体管T5、T6转换回增强模式。只要解码信号CSL保持在OFF状态(例如，在N沟道晶体管的情况下处于低态GND)，晶体管T5和T6就被阻塞(OFF状态)，并且读出电路SC能够前进至读取/更新操作并提供指示存储在存储器单元中的数据的输出。
图7显示了解码操作，在所述解码操作期间，当预充电控制信号保持在OFF状态时，解码信号CSL转换成ON状态(例如，在N沟道晶体管的情况下处于高态Vdd)，其使晶体管T5和T6转换为ON。因此，由读出电路SC提供的输出被传输至数据线LIO和
应当理解的是，本发明有利地证明了本地X-Y解码能够通过将第一栅线和第二栅线简单地交叉来执行，而没有特别的布局限制(由于解码功能不需要专门的晶体管，因此没有额外的晶体管)并且没有禁区。此外，与在介绍中描述的解码器解决方案相比较，有间距的读出放大器层由于其不需要额外的器件，而因此保持整齐。
应当理解的是，本发明能够在如下所有的技术上实施：体(bulk)、PDSOI(部分耗尽绝缘体上硅)、FDSOI(完全耗尽绝缘体上硅)以及具有FinFET(鳍式晶体管)和其他类型的独立双栅晶体管。由于FDSOI允许比体小的每个功能的面积，因此FDSOI有利地证明了其提高了优势。
应当进一步理解的是，本发明并不限于根据其第一方面的读出放大器，更重要的是包括半导体存储器(特别是DRAM存储器)，所述半导体存储器包括根据本发明的第一方面的至少一个布置成行和列的存储器单元的阵列和至少一个读出放大器。本发明还涉及根据其第一方面操作读出放大器的方法，如图5-7所示。

Claims (14)

1.一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线之间进行连接，并且包括：
-读出电路(SC)，所述读出电路(SC)能够提供指示储存在所述存储器单元内的数据的输出；以及
-预充电和解码电路(PDC)，所述预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线的成对双栅晶体管(T5、T6)，其中，预充电和解码电路的每个双栅晶体管都具有第一栅和第二栅，所述双栅晶体管的第一栅都由解码控制信号进行控制，并且所述双栅晶体管的第二栅都由预充电控制信号进行控制。
2.根据权利要求1所述的读出放大器，其中关于由所述解码控制信号控制的晶体管的第一栅的状态，取决于由预充电控制信号控制的晶体管的第二栅的状态，每个双栅晶体管都能够工作在耗尽模式下或者工作在增强模式下。
3.根据权利要求2所述的读出放大器，其中每个双栅晶体管都能够在所述预充电控制信号处于ON状态时工作在耗尽模式下，并且都能够在所述预充电控制信号处于OFF状态时工作在增强模式下。
4.根据权利要求1-3中任意一项所述的读出放大器在绝缘体上半导体衬底上进行制造，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，其中每个双栅晶体管都包括第一栅和第二栅，所述第一栅和所述第二栅的其中之一为形成在绝缘层之下的衬底内的后栅。
5.根据权利要求4所述的读出放大器，其中每个双栅晶体管的第二栅都为形成在绝缘层之下的衬底内的后栅。
6.根据权利要求1-3中任意一项所述的读出放大器，其中每个双栅晶体管都为鳍式独立双栅晶体管。
7.根据权利要求1-3中任意一项所述的读出放大器，其中每个双栅晶体管都由并联布置的两个单栅晶体管制成。
8.根据权利要求1-3中任意一项所述的读出放大器，其中预充电和解码电路(PDC)包括单对的双栅晶体管(T5、T6)。
9.根据权利要求1-3中任意一项所述的读出放大器，其中每个双栅晶体管都串联布置在位线和参考位线的其中之一和相应的第一数据线和第二数据线的其中之一之间。
10.根据权利要求9所述的读出放大器在绝缘体上半导体衬底上进行制造，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，其中所述读出电路包括布置在第一位线和第二位线之间的成对的交叉联接反相器，并且其中所述交叉联接反相器包括双栅晶体管，所述双栅晶体管的每一个都具有第一栅和第二栅，所述第一栅和所述第二栅的其中之一为形成在所述绝缘层之下的衬底内的后栅。
11.根据权利要求10所述的读出放大器，其中所述读出电路基于成对的交叉联接反相器，并且进一步基于布置在位线之间，并且使其栅由均衡控制信号ΦEQ进行控制的均衡晶体管。
12.一种半导体存储器，其包括：
-至少一个布置成行和列的存储器单元的阵列，以及
-至少一个读出放大器，其用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线之间进行连接，并且包括：
-读出电路(SC)，所述读出电路(SC)能够提供指示储存在所述存储器单元内的数据的输出；以及
-预充电和解码电路(PDC)，所述预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线的成对双栅晶体管(T5、T6)，
其中，预充电和解码电路的每个双栅晶体管都具有第一栅和第二栅，所述双栅晶体管的第一栅都由解码控制信号进行控制，并且所述双栅晶体管的第二栅都由预充电控制信号进行控制。
13.根据权利要求12所述的半导体存储器，其中双栅晶体管的第一栅连接到在其上运行解码控制信号的解码线，并且双栅晶体管的第二栅连接到在其上运行预充电控制信号的预充电线，并且其中解码线和预充电线彼此垂直布置，同时例如解码线布置在存储器单元阵列的位线方向上并且预充电线布置成在垂直于位线方向的方向上。
14.一种操作根据权利要求3所述的读出放大器的方法，包括如下步骤：
-将预充电控制信号设定在ON状态以执行预充电操作；
-将预充电控制信号设定在OFF状态并利用所述读出电路读出储存在存储器单元内的数据；
-将解码控制信号设定在高态以执行读取操作。
CN201280055733.4A 2011-11-15 2012-11-14 具有双栅预充电和解码晶体管的读出放大器 Active CN103930949B (zh)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2985839B1 (fr) * 2012-01-16 2014-02-07 Soitec Silicon On Insulator Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation
CN105761747B (zh) * 2016-02-16 2019-01-04 上海华虹宏力半导体制造有限公司 静态随机存储器位线预充电路
KR102514654B1 (ko) * 2021-11-18 2023-03-29 서울대학교산학협력단 오버패스형 채널을 포함하는 반도체 소자

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1153573A (fr) 1955-06-09 1958-03-12 Tokheim Corp Perfectionnements aux dispositifs d'alimentation en combustible liquide
FR1152256A (fr) 1956-06-07 1958-02-13 Petit Perfectionnements aux serrures à mortaiser
EP0387379B1 (de) * 1989-03-16 1995-01-18 Siemens Aktiengesellschaft Integrierter Halbleiterspeicher vom Typ DRAM und Verfahren zu seinem Testen
IT1249809B (it) * 1991-05-10 1995-03-28 St Microelectronics Srl Circuito di lettura a offset di corrente modulata o a sbilanciamento di corrente per celle di memorie programmabili
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
JP2004310904A (ja) * 2003-04-07 2004-11-04 Renesas Technology Corp 不揮発性半導体記憶装置
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US7304903B2 (en) * 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
FR2911004B1 (fr) * 2006-12-28 2009-05-15 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
WO2009046114A2 (en) * 2007-10-01 2009-04-09 University Of Florida Research Foundation, Inc. Two-transistor floating-body dynamic memory cell
WO2011097592A1 (en) * 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
FR2972838B1 (fr) 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
FR2974656B1 (fr) 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie

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