CN103875060B - 具有一个或更多个嵌入的芯片垫的多芯片半导体封装体 - Google Patents

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Abstract

为避免在将多芯片半导体封装体安装到印刷电路板（PCS）时相邻芯片垫之间的短路，一个芯片垫被嵌入在聚合物包封体中，而另一个芯片垫被暴露于封装体的底部以提供到PCS的热逸路径。当多芯片封装体中的一个芯片比封装体中的另一芯片产生更多热时，该配置尤其有用。

Description

具有一个或更多个嵌入的芯片垫的多芯片半导体封装体
背景技术
本申请涉及包含多个半导体芯片的半导体芯片封装。
在半导体封装体中，半导体芯片有时被安装在暴露于封装的底部的高导热（通常是金属）的芯片垫上。特别当芯片包含产生大量热量的装置时，例如功率MOSFET或其他半导体功率器件，芯片垫（或金属块）用作允许在芯片中产生的热流到封装安装于其上的结构的导热路径，该结构通常是印刷电路板（PCB）。这有助于阻止芯片过热，而过热可能损坏或毁坏芯片。
在一些情况下，两个或更多个芯片被容纳在单个封装体中。例如，单个封装体可以包含功率MOSFET芯片以及包含用于关断及接通该功率MOSFET的电路的控制芯片。此类型的电路由图1中所示的控制芯片2及功率MOSFET芯片3示意性地表示。功率MOSFET芯片3包含功率MOSFET6，功率MOSFET6的源极端子与主体端子短接在一起并且被接地，并且功率MOSFET6的漏极端子被连接至负载8。MOSFET6中的源极-主体短路产生与MOSFET6的源极-主体端子和漏极端子并联的本征二极管7。
MOSFET6由控制芯片2控制，控制芯片2包含控制元件4和缓冲器5，缓冲器5的输出端被连接至MOSFET6的栅极端子。如所示，控制芯片2被连接在正电源电压Vcc与接地之间。
图2A图示说明包含P衬底2的控制芯片2中的缓冲器5的截面图。缓冲器5包含N沟道MOSFET26A和P沟道MOSFET26B，其中MOSFET26A被形成在P阱23中而MOSFET26B被形成在N阱22中，P阱23及N阱22用作各自MOSFET的主体区域。在MOSFET26A中，N+源极区域25C和P+主体接触区域24A被短接在一起且被接地。在MOSFET26B中，P+源极区域24C和N+主体接触区域25A被短接在一起并且被连接至Vcc。MOSFET26A的N+漏极区域25B与MOSFET26B的P+漏极区域24B被连接在一起并且提供输送至功率MOSFET6的栅极端子的输出电压VOUT。来自控制元件4的输入电压VIN被输送至MOSFET26A和26B的各自栅极端子。因此，当V1N高时，MOSFET26A被接通而MOSFET26B被关断并且VOUT近似等于接地；并且当VIN低时，MOSFET26A被关断而MOSFET26B被接通且VOUT约等于Vcc。
图2B图示说明包含N+衬底31的芯片3中的MOSFET6的截面图。在N+衬底31上生长N外延层32。N+源极区域35、P主体区域33和P+主体接触区域34被注入N外延层32中，且沟槽38被从芯片3的表面蚀刻穿透N+源极区域35和P主体区域33。沟槽38中的每个包含栅极端子37和使栅极端子37与N外延层32绝缘的栅极氧化物层36。金属层39覆盖在N外延层32的表面上且将N+源极区域35、P主体区域33及P+主体接触区域34短接在一起。N+衬底31代表MOSFET6的漏极端子。与图1一致，金属层39（源极-主体端子）被接地且N+衬底31（漏极端子）被连接至负载8。
栅极电极37可在图2B的平面外部的第三维中被接入，且该连接被示意性地示出。
因此，功率MOSFET6是N沟道MOSFET。来自缓冲器5的VOUT被连接到栅极电极37。当VOUT高（Vcc）时，MOSFET6被接通；当VOUT低（接地）时，MOSFET6的栅极-源极电压等于零且MOSFET6被关断。
芯片2和3的关键方面是：在该配置中，芯片2的P衬底21被接地且芯片3的N+衬底31被连接至负载8。如图1所示，由于MOSFET6的源极-主体端子是接地的，所以N+衬底31（漏极）在MOSFET6的高电压侧上。因此，当MOSFET6被关断时，N+衬底31的电压接近驱动负载8的高电压（+HV）。
图3A示出包含芯片2和3的常规半导体封装体50的截面图。芯片2被安装在芯片垫51B上而芯片3被安装在芯片垫51C上。芯片2和3以及芯片垫51B及51C被包装在由模塑料（通常是塑料材料）制成的包封体53中。由于功率MOSFET6产生大量的热量，因此芯片垫51C暴露于包封体53的底表面53B处，因而为芯片3产生的热提供导热路径以逸出到在其上安装有封装体50的PCB或其他结构（未示出）。同样地，芯片垫51B暴露于包封体53的底表面53B处。除其热功能外，芯片垫51B和51C还提供到芯片2和3的底表面上的端子的电接触。
芯片2的顶表面通过焊线52A被连接至接触51A，芯片3的顶表面通过焊线52B被连接至接触51D。由于封装体50是“无引线”型封装，因此接触51A和51D的外表面与包封体53的底表面53B和侧表面53S齐平。与图1一致，焊线52A连接到MOSFET26B的源极-主体端子，并因此接触51A被连接至Vcc。（另一焊线和接触（未示出）将MOSFET26A的源极-主体端子接地）。焊线52B连接到MOSFET6的源极-主体端子，并因此接触51D被接地。
芯片2的P衬底21通过芯片垫51B被连接到地，芯片3的N+衬底31通过芯片垫51C被连接到接近高电压+HV的电压。如上文所述，芯片垫51B及芯片垫51C两者都暴露于封装体50的底部。
图3B是封装体50的仰视图。示出芯片垫51B和51C的暴露底表面以及图3A沿3A-3A的剖面。
具有在操作时可采取不同电压的暴露芯片垫可能产生问题。当封装体被安装在PCB或其他支撑结构上时，金属或其他导电材料的碎块或碎片可能被陷在封装体与PCB之间并且可能产生芯片垫之间的短路。这些潜在短路可能一直检测不到、在视觉上隐藏于塑料封装下面。虽然X射线可以用于识别短路，但X射线检测是昂贵的且对工作者有潜在危害。
发明内容
在根据本发明的多芯片封装体中，芯片垫中的至少一个保持嵌入在包封体中以使得以便其底表面不被暴露。一般而言，这将是被附接到产生较少热的芯片的芯片垫。在上述示例中，附接到控制芯片的芯片垫将被留下嵌入在包封体中。然而，本发明不限于此方式。在多芯片封装中，芯片垫中的任何一或多个可以被留下嵌入在包封体中以防止与暴露的芯片垫的可能短路。
当封装体被安装在PCB或其他支撑结构上时，留下被嵌入在包封体中的芯片垫消除封装体中的嵌入的芯片垫与其他芯片垫之间的短路风险。
为提供与被安装在嵌入的芯片垫上的芯片的底部上的端子的电接触，封装体中的一个或多个接触或引线可以被形成为嵌入的芯片垫的一体部分。
本发明包括一种用于制造如上所述的多芯片封装体的工艺。该工艺包括限定嵌入的芯片垫的底表面的部分蚀刻，以及可以包括使一个或多个接触或引线被一体连接到嵌入的芯片垫的穿透蚀刻。
附图说明
图1是包括功率MOSFET、由功率MOSFET开关的负载和用于功率MOSFET的控制电路的常规电路的电路图。
图2A是用于功率MOSFET的控制电路的一部分的截面图。
图2B是功率MOSFET的截面图。
图3A和图3B分别是常规多芯片封装的截面图和仰视图。
图4A和图4B是根据本发明的无引线多芯片半导体封装体的截面图。
图5A和图5B分别是图4A和图4B中所示的半导体封装体的仰视图和俯视图。
图6是用于制造半导体封装体的工艺的流程图。
图7A-7F图示说明3掩模制造工艺的几个步骤。
图8和图9图示说明由替代的2掩模工艺制造的实施例。
图10图示说明其中围绕暴露的芯片垫形成外围架的实施例。
图11图示说明将本发明应用于诸如小型晶体管（SOT）封装体的“鸥翼”状多芯片封装体或任何各种小型封装体（SOP、SSOP、TSOP、TSSOP等）。
具体实施方式
图4是根据本发明的半导体封装体100的截面图。控制芯片103被安装在芯片垫101C上。功率MOSFET芯片104被安装在芯片垫101D上。在该实施例中，控制芯片102类似于控制芯片2并且功率MOSFET芯片104类似于功率MOSFET芯片3。
芯片103的顶表面上的电路通过焊线105A被连接到包括水平悬臂延伸部101B的接触101A。芯片104的顶表面上的电路通过焊线105B被连接至包含水平悬臂延伸部101G的接触101F。全部上述组件包装在由聚合物材料构成的包封体102中，包封体102具有侧边缘102S和底表面102B。
封装体100是“无引线”封装体。因此，接触101A和101F不从包封体102突出；代替地，接触101A和101F的侧边缘与包封体102的侧边缘102S齐平（共面），并且接触101A和101F的底表面与包封体102的底表面102B齐平。
芯片垫101D的底部被暴露于包封体102的底表面102B，而芯片垫101C被嵌入在包封体102中。因此，当将封装体100安装在PCB（未示出）上时，不存在在芯片垫101C与芯片垫101D之间形成短路的风险。
图5A是封装体100的仰视图而图5B是封装体100的俯视图，每幅图示出图4沿4-4所截取的剖面。如从图5A和图5B所明显示出的，接触101A和101F仅是沿封装体100的周边排列的16个接触101（在封装体100的每侧上具有四个接触）中的两个接触。在图5A中，芯片垫101C被以虚线示出以指示芯片垫101C在该仰视图中实际上是不可见的。图5B示出在封装体100的制造期间将芯片垫101D连接至引线框架的连接杆或系杆（tiebar）131A和131B。类似地，连接杆131C将芯片垫101C连接至引线框架。如下文所解释的，当封装体100被从由引线框架制造的其他半导体封装体分割开时，连接杆131A-131C被以通常方式切断。
如图5B的俯视图中所示，接触101H和101I被直接连接至芯片垫101C并且实际上被形成为芯片垫101C的一体部分。图4B中示出接触101I的结构，图4B是在图5B中沿剖面4B-4B截取的封装体100的截面图。如图4B中所示，接触101I包括连结芯片垫101C的水平悬臂延伸部101K。因此，接触101I事实上是芯片垫101C的一体延伸部。这允许通过接触101I形成至芯片103的底部侧的电接触。与图1和图2A一致，接触101I被显示为连接至地。
由于包封体102的底部的接触101I和101H的暴露表面到芯片垫101D的暴露表面的距离比到芯片垫101C（若暴露其底表面的话）的暴露表面的距离更远，因此当将封装体100安装在PCB上时，在芯片垫101C与101D之间产生电短路的风险远小于图3A中所示类型的封装体中的风险。
图6是用于制造本发明的半导体封装体的可能工艺的流程图。
该工艺以常规铜引线框架开始（方框150）。引线框架在暴露芯片垫和接触的暴露底表面所处于的位置被用掩模遮蔽，并且然后例如使用过硫酸铵、过硫酸钠、氯化铁或其他蚀刻剂（包括盐酸、硝酸或硫酸）被部分地蚀刻以限定嵌入的芯片垫的底表面。这被称为“浅槽沟”（方框155）。引线框架再次被施加掩模以覆盖接触和暴露的以及嵌入的芯片垫的底表面，并且第二“深槽沟”部分蚀刻被执行以限定接触的水平悬臂延伸部的下表面（方框160）。暴露的芯片垫也可被称为散热块，并且嵌入的芯片垫也可被称为未暴露的芯片垫。
浅槽沟蚀刻也可以用于限定接触的水平悬臂延伸部的下表面以及嵌入的芯片垫的底表面，在该情形中“深槽沟”蚀刻被省略。引线框架再次被施加掩模以覆盖暴露的以及嵌入的芯片垫的底部和接触的悬臂延伸部的暴露的底表面及底侧，并且穿透蚀刻被执行以使芯片垫与接触彼此分离（方框165）。然后，芯片被附接至芯片垫和引线键合到接触（方框170）。此时，整个引线框架一般由当完成时将形成若干封装体的芯片垫与接触的矩形阵列构成。然后，引线框架一般使用注射模塑工艺被包装在聚合物模塑料中，并且单个封装体通过沿着垂直线锯切或冲压涂覆有聚合物的引线框架被分割（方框175）。
该工艺的另一个版本在图7A-7F的截面图中被更详细地示出。
图7A示出将由其制造引线框架的一般是0.2mm-0.4mm厚的铜薄片151。第一掩模层160（一般是有机光致抗蚀剂）被沉积于铜薄片151的表面上，并且然后被光刻图案化以使掩模层留在暴露的芯片垫和接触的底表面将位于的位置。可选地，掩模材料可以被丝网印刷以限定图案。然后，铜薄片151被部分蚀刻以形成包括沟槽152A和152B的“第一槽沟”，其中蚀刻掉10%至60%的铜厚度且优选蚀刻掉大约30%的铜厚度。第一掩模层材料160可以被移除或可选地被留在位置上以遮蔽后续的蚀刻步骤。产生的结构在图7B示出，其中区域152A和152B的厚度等于铜薄片151的开始厚度的40%至90%。
第二掩模层161被沉积并被光刻图案化以使掩模层161留在嵌入的芯片垫将处于的位置。然后，铜薄片151被再次部分蚀刻以形成包含沟槽153A、153B和153C的“第二槽沟”。经两次蚀刻产生的铜区域153A、153B和153C的厚度比经一次蚀刻的区域薄，其最终厚度是铜薄片151的原始厚度的10%至60%。该结果在图7C中示出。区域152A保持未受该操作影响，从而保持如图7B中所示出的相同厚度。在第一或第二蚀刻期间未被蚀刻的其他部分保持铜薄片151的原始厚度。
在优选实施例中，经两次蚀刻的区域153A、153B和153C整体被包含在经一次蚀刻的区域152A和152B内，以便仅已经在第一蚀刻期间被减薄的铜薄片151的区域经受第二蚀刻步骤。掩模层161覆盖并且保护被隔离的芯片垫部分（如，图4A中的芯片垫101C）。在第一蚀刻步骤后移除掩模材料160的情况下，掩模层161必须还覆盖最初由掩模层160保护的铜薄片151的部分。
第三掩模层163被沉积并且被光刻图案化以在第三铜蚀刻期间使掩模层163留在位置上，该第三铜蚀刻被设计成选择性地将接触与散热块分离以及与未暴露的芯片垫分离。在第三掩模层163被应用后，铜薄片151被完全穿透蚀刻以将嵌入的芯片垫101C与暴露的芯片垫101D和与接触101A及101F分离。特别地，第三蚀刻将铜从先前的蚀刻区域153A、153B和153C的未受保护部分完全移除以形成如图7D中所示的完全蚀刻区域154A、154B和154C。掩模163产生引线101A的水平悬臂延伸部101B和引线101F的水平悬臂延伸部101G。
在优选实施例中，第二蚀刻区域154A、154B和154C被整体包含在经两次蚀刻的区域153A、153B和153C内，以便仅在第一和第二铜蚀刻期间被减薄的铜薄片151的区域经受第三蚀刻步骤。掩模层163覆盖并且保护水平悬臂延伸部101B和101G。
在第一蚀刻步骤后移除掩模层160且在第二蚀刻步骤后移除掩模层161的情况下，掩模层163必须还覆盖最初由掩模层160和161保护的铜薄片151的部分。可选地，假定悬臂段101B和101G的厚度是嵌入的芯片垫101C的一小部分，则铜元件101A、101C、101D和101F的底侧可以被允许在第三蚀刻期间腐蚀。此示例的最终封装体厚度将比若在第三蚀刻期间被保护的相同区域要薄。
如果一个或多个接触将被形成为嵌入的芯片垫101C的一体延伸部，如由图4B中的接触101I所示，则应该理解第三掩模层163也将被图案化以保持在水平悬臂延伸部101K上方。因此，在最终穿透蚀刻后接触101I将保持为芯片垫101C的一体延伸部。
还应该理解，虽然芯片垫101C和101D在图7D中被显示为与接触101A和101F完全分离，但是芯片垫101C和101D通过在图7D的平面外部的图5B中所示的连接杆131A-131C保持连接到引线框架。
接下来，掩模层161-163被移除，并且控制芯片103被附接到嵌入的芯片垫101C并且功率MOSFET芯片104被附接至暴露的芯片垫101D。形成105A和105B焊线，从而留下图7E中所示的结构。
然后，使用注射模塑工艺将封装体的全部元件包装在聚合物模塑料中，其中暴露的芯片垫101D和接触101A及101F的底表面在完成模塑工艺后保持暴露。得到包含以矩形阵列设置的多个封装体的聚合物薄片。为完成该制造工艺，聚合物薄片沿着垂直线被锯切以将封装体彼此分离，该工艺通常被称为“分割”工艺。得到图7F中所示的封装体100。锯切切口将在封装体的侧边缘102S形成，从而切割穿透相邻封装体上的接触金属区域101A和101F，并且应该理解，在封装体100的左侧及右侧存在与封装体100相同的封装体。
在工艺的替代版本中，第二和第三掩模层被组合成单个第二掩模层，并且仅存在一个部分蚀刻，该部分蚀刻限定嵌入的芯片垫和接触的水平悬臂延伸部两者的底表面。产生的封装体通过图8中所示的封装体200被例示，其中接触201A和201F的水平悬臂延伸部201B和210G的底表面分别与嵌入的芯片201C的底表面共面。图8中还示出暴露的芯片201D、芯片203及204、焊线205A及205B和聚合物包封体202。
在封装体200中，嵌入的芯片垫201C与封装体100中的嵌入的芯片垫101C大约相同。因此，封装体200中的水平悬臂延伸部201B和201G比封装体100中的水平悬臂延伸部101B和101G厚。然而，蚀刻穿透较厚层通常需要各种铜元件之间的较大空间，从而减小相同封装体覆盖面积内的硅器件的可用面积。
可替换地，使用简化的2掩模工艺，水平悬臂延伸部可以具有与封装体100中的水平悬臂延伸部101B和101G相同的厚度。得到图9中所示的封装体220，其中接触221A和221G的水平悬臂延伸部221B和221G分别与封装体100中的水平悬臂延伸部101B和101G的厚度相同。因此，封装体220中的嵌入的芯片垫221C比封装体100中的嵌入的芯片垫101C薄。较薄的嵌入的芯片垫101C在处理及组装工艺期间将硅芯片暴露于更多应力和变形，从而增加了芯片破裂、塑料脱层及塑料破裂的机会。图9中还示出暴露的芯片垫221D、芯片203和204、焊线205A和205B以及聚合物包封体222。
在另一替代中，第三掩模层（图7A-7F中所示的3掩模工艺中）或第二掩模层（在2掩模工艺中）可以用于限定围绕暴露的芯片的外围架。得到（使用2掩模工艺）的是图10中所示的封装体240，其中暴露的芯片241E具有外围架241D、241F，其有助于将暴露的芯片241E锚定在包封体242中。图10中还示出嵌入的芯片垫241C、芯片203和204、焊线205A和205B、接触241A和241G以及聚合物包封体242。
上文所述的本发明的实施例是被称为“无引线”半导体封装体诸如DFN或QFN（双边或四边扁平无引线封装体的首字母缩略词），其中接触不从聚合物包封体突出。然而，本发明也适用于其他类型的封装体。例如，图11示出传统的“鸥翼”状封装体260，其中引线261A和261D从包封体262横向突出并且向着由虚线示出的安装表面265向下弯曲。此类封装体包含小尺寸晶体管（SOT）封装体、SC70封装体或任何各种有引线的表面安装封装体，包括小尺寸封装体（SOP）、超小尺寸封装体（SSOP）、薄型小尺寸封装体（TSOP）及薄型超小尺寸封装体（TSSOP）。该方法也适用于非表面安装的有引线封装体，如双列直插式封装体（DIP）或单列直插式封装体（SIP）。
制造嵌入的芯片垫261B、暴露的芯片垫261C以及引线261A和261D的工艺类似于关于“无引线”封装体100的上文所述的工艺，除了最终蚀刻使引线261A和261D从芯片垫261B和261C横向向外延伸并且引线261A和261D然后向下弯曲以便其与安装表面265配合。制造工艺中的另一差异是包封体262最初被形成为分离包封体；不发生上文所述的分割工艺。
上文所述的本发明的实施例应该被视为是示例性的和非限制性的。在本发明的宽范围内的若干替代实施例对本领域的技术人员而言是明显的。

Claims (28)

1.一种半导体封装体，包括：
至少两个半导体芯片，所述至少两个半导体芯片包括第一半导体芯片和第二半导体芯片；
第一芯片垫和第二芯片垫，所述第一芯片垫比所述第二芯片垫厚，所述第一芯片垫与所述第二芯片垫彼此电绝缘，每个所述第一芯片垫和所述第二芯片垫均具有安装表面和相对的表面，所述第一半导体芯片被安装于所述第一芯片垫的所述安装表面上，所述第二半导体芯片被安装于所述第二芯片垫的所述安装表面上，所述第一芯片垫的所述安装表面与所述第二芯片垫的所述安装表面共面，以及
包封所述第一半导体芯片和第二半导体芯片的包封体，所述第一芯片垫的所述相对的表面被暴露于所述包封体的一表面，所述第二芯片垫的所述相对的表面被嵌入在所述包封体中。
2.根据权利要求1所述的半导体封装体，其中所述半导体封装体包括无引线半导体封装体。
3.根据权利要求2所述的半导体封装体，还包括多个接触。
4.根据权利要求3所述的半导体封装体，其中所述多个接触中的每个接触被暴露于所述包封体的所述表面，所述多个接触中的至少一个接触包括所述第二芯片垫的一体延伸部。
5.根据权利要求4所述的半导体封装体，其中所述多个接触中的每个接触具有暴露的底表面和嵌入的底表面，每个所述多个接触的所述暴露的底表面被暴露于所述包封体的所述表面。
6.根据权利要求5所述的半导体封装体，其中所述多个接触中的每个接触的所述嵌入的底表面与所述第二芯片垫的所述相对的表面共面。
7.根据权利要求6所述的半导体封装体，其中所述第一芯片垫包括外围架，所述外围架的底表面被嵌入所述包封体中。
8.根据权利要求7所述的半导体封装体，其中所述外围架的底表面与所述第二芯片垫的所述相对的表面共面。
9.根据权利要求1所述的半导体封装体，还包括多个引线，所述引线中的每个引线从所述包封体的侧边横向延伸。
10.根据权利要求1所述的半导体封装体，其中所述第一半导体芯片包括功率装置，以及所述第二半导体芯片包括控制装置。
11.根据权利要求1所述的半导体封装体，其中所述第一芯片垫的安装表面和相对的表面之间的距离大于所述第二芯片垫的所述安装表面和相对的表面之间的距离。
12.根据权利要求1所述的半导体封装体，其中所述包封体的所述表面是平面。
13.根据权利要求1所述的半导体封装体，其中所述包封体的所述表面包括所述包封体的底表面。
14.一种制造用于半导体封装体的引线框架的方法，包括：
在所述引线框架的第一芯片垫将处于的表面上形成第一掩模层；
围绕所述第一掩模层执行所述引线框架的第一部分蚀刻以限定第二芯片垫的底表面的层级；
在所述第二芯片垫的所述底表面将处于的位置形成第二掩模层；
围绕所述第二掩模层执行所述引线框架的第二部分蚀刻以限定多个接触的每个接触的嵌入的底表面的层级；
在所述多个接触的每个接触将处于的位置形成第三掩模，所述第三掩模在所述多个接触的至少一个接触和所述第二芯片垫之间延伸；以及
执行所述引线框架的第三蚀刻以将所述多个接触的每个接触彼此分离并且与所述第一芯片垫分离，以及将除了所述多个接触的所述至少一个接触外的所述多个接触的每个接触与所述第二芯片垫分离。
15.根据权利要求14所述的方法，进一步包括：
将第一芯片安装在所述第一芯片垫上。
16.根据权利要求15所述的方法，进一步包括：
将第二芯片安装在所述第二芯片垫上。
17.根据权利要求16所述的方法，进一步包括：
将所述第一芯片引线键合到所述多个接触中的一个接触。
18.根据权利要求17所述的方法，进一步包括：将所述第二芯片引线键合到所述多个接触中的另一个接触。
19.根据权利要求17所述的方法，进一步包括：将所述第一芯片和所述第二芯片以及所述第一芯片垫和所述第二芯片垫包装于包封体中，所述第一芯片的所述底表面暴露于所述包封体的底表面。
20.根据权利要求19所述的方法，其中所述第二芯片的底表面保持由所述包封体覆盖。
21.根据权利要求14所述的方法，其中形成所述第一掩模层限定了所述多个接触的每个接触的暴露的底表面将处于的位置。
22.一种制造用于半导体封装体的引线框架的方法，包括：
在所述引线框架的第一芯片垫将处于的和多个接触的每个接触的暴露的底表面将处于的的表面上形成第一掩模层；
执行所述引线框架的第一部分蚀刻以限定第二芯片垫的底表面和所述多个接触的每个接触的嵌入的底表面的层级；
在所述第二芯片垫的所述底表面和所述多个接触的每个接触的所述嵌入的底表面上形成第二掩模层，所述第二掩模层在所述多个接触的至少一个接触和所述第二芯片垫之间延伸；以及
执行所述引线框架的第二蚀刻以将所述多个接触的每个接触彼此分离并且与所述第一芯片垫分离，以及将除了所述多个接触的所述至少一个接触外的所述多个接触的每个接触与所述第二芯片垫分离。
23.根据权利要求22所述的方法，进一步包括：
将第一芯片安装在所述第一芯片垫上。
24.根据权利要求23所述的方法，进一步包括：
将第二芯片安装在所述第二芯片垫上。
25.根据权利要求23所述的方法，进一步包括：
将所述第一芯片引线键合到所述多个接触中的一个接触。
26.根据权利要求25所述的方法，进一步包括：
将所述第二芯片引线键合到所述多个接触中的另一个接触。
27.根据权利要求26所述的方法，进一步包括：
将所述第一芯片和所述第二芯片以及所述第一芯片垫和所述第二芯片垫包装于包封体中，所述第一芯片的所述底表面被暴露于所述包封体的底表面。
28.根据权利要求27所述的方法，其中所述第二芯片的底表面保持由所述包封体覆盖。
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