CN103870292A - Fpga自动加载逻辑的装置及方法 - Google Patents

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陈超
郭晓光
孙艺
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Abstract

本发明涉及FPGA自动加载逻辑的装置及方法，包括通过信号线对应相连的FPGA芯片和FLASH存储器，还包括看门狗芯片，该看门狗芯片的复位输出信号RESET端与FPGA芯片的启动加载信号PROGRM_B端相连，看门狗芯片的喂狗信号WDI端与FPGA芯片的对应WDI信号端相连；本发明将看门狗芯片与FPGA自动加载逻辑电路相连，当FPGA加载逻辑不成功或产品运行不正常，没有正常喂狗时，RESET信号会输出低脉冲，启动FPGA加载逻辑时序，直到逻辑加载成功产品正常运行，不使用其他CPU或DSP等控制芯片，即可实现对FPGA运行情况的监控和逻辑的自动加载，装置成本降低且提高了控制的可靠性。

Description

FPGA自动加载逻辑的装置及方法
技术领域
本发明涉及一种产品运行过程中FPGA自动加载逻辑的装置及方法。
背景技术
现在电路设计中，随着FPGA（Field Programmable Gate Array，现场可编程门阵列）芯片集成度不断提高，越来越多的设计采用FPGA加外围电路的架构，通过利用FPGA内部丰富的逻辑资源来实现自己的功能。以FPGA为核心的设计架构对FPGA的可靠性提出了更高的要求。现在复杂的FPGA芯片,逻辑都是需要首先存储到FLASH等存储器中，系统上电时，通过特定的接口，将数据从FLASH加载到FPGA中运行。
为了实现对FPGA加载逻辑的控制，现在普遍的作法是在电路中通过CPU或DSP芯片等控制器来监控FPGA运行情况，控制是否对FPGA进行复位和逻辑的在线加载。这种作法的缺点在于：1）增加CPU或DSP等芯片成本较高；2）CPU或DSP芯片本身运行有时也会出现错误，或在某些恶劣环境条件下，会出现运行异常，这时就无法实现对FPGA电路的监控和恢复，可靠性较差。
发明内容
本发明的目的是提供一种FPGA自动加载逻辑的装置，以解决现有FPGA加载逻辑的成本高或可靠性差的问题。
为实现上述目的，本发明的FPGA自动加载逻辑的装置包括通过信号线对应相连的FPGA芯片和FLASH存储器，还包括看门狗芯片，该看门狗芯片的复位输出信号RESET端与FPGA芯片的启动加载信号PROGRAM_B端相连，看门狗芯片的喂狗信号WDI端与FPGA芯片的对应WDI信号端相连。
本发明还提供了FPGA自动加载逻辑的方法，步骤如下：
（1）产品上电，FPGA自动从FLASH芯片中加载逻辑，在看门狗喂狗信号超时时间内，逻辑加载成功，进入步骤（2），否则转入步骤（3）；
（2）运行逻辑，若能实现正常喂狗，则转入步骤（5），否则进入步骤（3）；
（3）FPGA无法正常喂狗，看门狗装置的RESET信号输出低脉冲；
（4）重新加载逻辑，直到系统恢复正常运行。
（5）复位输出RESET信号一直为高，系统正常运行。
本发明的FPGA自动加载逻辑的装置将看门狗芯片与FPGA自动加载逻辑电路相连，将看门狗芯片的喂狗信号WDI上拉，并引入FPGA逻辑中，在产品运行过程中需要定时喂狗，将看门狗芯片复位输出RESET信号与FPGA启动加载逻辑信号PROGRAM_B相连，当FPGA加载逻辑不成功或产品运行不正常，没有正常喂狗时，RESET信号会输出低脉冲，启动FPGA加载逻辑时序，直到逻辑加载成功产品正常运行，不使用其他CPU或DSP等控制芯片，即可实现对FPGA运行情况的监控和逻辑的自动加载，装置成本降低且提高了控制的可靠性。
附图说明
图1是本发明FPGA自动加载逻辑的装置原理图；
图2是本发明实施例的使用方法流程图。
具体实施方式
下面结合附图对本发明做进一步详细的说明。
本发明装置实施例：
图1为FPGA自动加载逻辑的装置原理示意图。FPGA自动加载逻辑的装置包括通过信号线对应相连的FPGA芯片和FLASH存储器，还包括看门狗芯片，该看门狗芯片的复位输出信号RESET端与FPGA芯片的启动加载信号PROGRAM_B端相连，看门狗芯片的喂狗信号WDI端与FPGA芯片的对应WDI信号端相连。
在本例中对FPGA进行Slave Serial配置，假定FPGA加载模式为从串，CF信号不使用。看门狗芯片的选择必须满足其超时时间小于FPGA加载逻辑且运行后第一次正常喂狗所需时间和。
将看门狗芯片的喂狗信号WDI引入FPGA逻辑中，产品正常运行过程中，FPGA内部逻辑实现定期喂狗，须将此信号通过上拉，置于稳定电压状态，防止FPGA三态缓存输出喂狗。将看门狗芯片复位输出信号RESET端与FPGA启动加载信号PROGRAM_B端相连。
看门狗、FLASH和FPGA的其他信号根据用户使用情况进行正常连接。
本发明方法实施例：
图1所示的装置实现FPGA自动下逻辑的方法流程图如图2所示。具体步骤如下：
步骤1、产品上电，FPGA自动从FLASH芯片中加载逻辑，在看门狗喂狗信号超时时间内，逻辑加载成功并运行逻辑实现正常喂狗，否则转入步骤3；
步骤2、产品在正常运行时，FPGA内部逻辑根据看门狗芯片要求能够实现正常喂狗时，复位输出RESET*信号一直为高，否则转入步骤3；
步骤3、FPGA无法正常喂狗时，看门狗装置的RESET信号会输出低脉冲；
步骤4、因RESET信号与FPGA启动加载信号PROGRAM_B相连，在RESET信号上升沿即PROGRAM_B信号上升沿时，FPGA启动正常加载逻辑时序，在看门狗喂狗信号超时时间内，逻辑加载完成，并正常喂狗，转入步骤2，否则转入步骤3，直到系统恢复正常运行。

Claims (2)

1.一种FPGA自动加载逻辑的装置，包括通过信号线对应相连的FPGA芯片和FLASH存储器，其特征在于：还包括看门狗芯片，该看门狗芯片的复位输出信号RESET端与FPGA芯片的启动加载信号PROGRAM_B端相连，看门狗芯片的喂狗信号WDI端与FPGA芯片的对应WDI信号端相连。
2.一种FPGA自动加载逻辑的方法，其特征在于，步骤如下：
（1）产品上电，FPGA自动从FLASH芯片中加载逻辑，在看门狗喂狗信号超时时间内，逻辑加载成功，进入步骤（2），否则转入步骤（3）；
（2）运行逻辑，若能实现正常喂狗，则转入步骤（5），否则进入步骤（3）；
（3）FPGA无法正常喂狗，看门狗装置的RESET信号输出低脉冲；
（4）重新加载逻辑，直到系统恢复正常运行。
（5）复位输出RESET信号一直为高，系统正常运行。
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