CN1916916A - 一种确保现场可编程门阵列可靠配置的电路及方法 - Google Patents

Abstract

一种提高现场可编程门阵列上电加载可靠性配置的电路及其方法，以解决现有技术上电过程电源不稳或出现干扰信号，引起FPGA配置失败的问题。监视电路触发脉冲信号(WDI)与FPGAI/O脚相连，存储器1编程配置信号脚(CF)与监视电路3复位输出端相连，监视电路3复位输出端与FPGA2编程配置信号端(/PROGRAM)相连。FPGA上电配置成功时，通过I/O脚自动对监视电路产生周期性触发脉冲信号，监视电路若在设定时间内接收到触发脉冲，不输复位脉冲信号；若在设定时间内没接收到触发脉冲，产生一个复位脉冲信号，FPGA在接收到复位脉冲信号后重新启动配置过程，直至配置成功，反之则不产生复位信号。本发明所述FPGA配置监视电路成本极低，且确保了FPGA上电配置的万无一失，增强了可靠性。

Description

一种确保现场可编程门阵列可靠配置的电路及方法

技术领域

本发明涉及一种提高现场可编程门阵列(Field Programmable Gate Array简写FPGA)可靠配置的电路及其方法，尤其是一种提高FPGA上电加载可靠性配置的监视电路及其方法。

背景技术

在FPGA设计中，一般需要外部存储器来存储FPGA的配置文件，在系统上电时将外部存储器中的FPGA的配置文件加载到FPGA内来完成所设计的功能。一般对配置文件的加载有主动串行、从动串行、主动并行、从动并行、CPU同步/异步及JTAG等方法。以上方法各有千秋，在以往FPGA专用配置PROM/FLASH价格昂贵的情况下，人们设法采用通用存储器取代专用存储器，但设计较为复杂。而现在FPGA专用存储器价格大大降低，并且体积大大减小，采用各FPGA厂商提供的专用存储器以简化设计，加快产品上市周期。图3为Xilinx公司推荐的一种常用的FPGA配置文件加载方法为主动串行(MasterSerial Mode)，它是将存储器(XC18V00或XCF01等)直接连接到相应FPGA引脚上。FPGA上电后自动启动加载过程，若加载成功则启动用户程序，若不成功则无法启动用户程序。

采用FPGA厂商提供的专用存储器最大的缺点是上电过程中如果电源不稳或突然出现干扰信号，则FPGA将配置失败。这种上电配置过程的不确定性是对FPGA运用的一个致命缺点，可能导致整个系统的崩溃。解决这种问题的途径一般有两种：一种是加强对电源的优化，使电源在最短时间内尽快达到稳定值，同时减少周边环境对FPGA的干扰，但这种设计一方面需要有相当强的电源设计经验和抗电磁干扰经验，另一方面当我们需要将一个产品可靠性从98％提高到100％，这将是很难实现或成本巨大；另一种途径是采用板上CPU对FPGA进行配置，采用别的配置方法来提高可靠性，其缺点是占用而外资源及设计复杂，但对没有采用别的CPU只有FPGA的系统，该方法仍不实用。

发明内容

本发明的目的是提供一种对FPGA上电配置可靠性进行监视、从而确保FPGA可靠配置的方法，解决现有FPGA存在配置失败可能性的缺陷。

本发明技术方案如下：

如图1所示，确保FPGA可靠配置的电路，它包括存储器1、FPGA2和监视电路3，所述存储器1通过时钟信号线、数据线、编程配置信号脚(CF)和其他辅助信号线与FPGA2相连，监视电路3的触发脉冲信号线WDI与所述FPGA2的I/O脚相连，当FPGA2上电配置成功时，能通过I/O脚自动对监视电路产生一定脉冲宽度的周期性触发脉冲信号，存储器1的编程配置信号脚(CF)与监视电路3的复位输出端相连，监视电路3复位输出端与FPGA2的编程配置信号脚相连，FPGA2定时对监视电路3进行触发，监视电路3若在设定时间内接收到触发脉冲，则不输复位脉冲信号；若在设定时间内没接收到触发脉冲，则产生一个复位脉冲信号，FPGA2在接收到复位脉冲信号后重新启动配置过程，直至配置成功。FPGA2可以以启动内部事先设计的定时器的方式定时对监视电路进行触发。监视电路3在产生复位电平一定时间后能恢复到前一状态并留有足够时间供FPGA加载(即在FPGA配置过程中监视电路不能产生复位信号)。监视电路3也可以通过所产生的复位脉冲去触发可控电源使FPGA2重新上电。监视电路3也可以通过所产生的复位脉冲去控制FPGA能识别重新加载的信号脚，从而使FPGA2重新上电。FPGA2配置过程中若出现CRC校验错等错误，FPGA2不产生触发脉冲从而使监视电路输出复位脉冲使FPGA2重新配置。

如图2所示，其配置过程如下：

1)FPGA上电后自动从存储器中加载FPGA配置文件。

2)配置成功后，FPGA启动内部事先设计的定时器，定时对监视电路进行触发。

3)若FPGA因电源不稳配置不成功或数据、信号线受干扰从而导致FPGA配置时CRC校验出错而配置不成功，则无法启动FPGA内部定时器而不能输出触发脉冲给监视电路。

4)监视电路若在设定时间内(t3)接收到触发脉冲，则不输复位脉冲信号；反之则产生一个复位脉冲信号。

5)FPGA在接收到复位脉冲信号后重新启动配置过程。

FPGA2配置过程中若出现CRC校验错等错误，FPGA2不产生触发脉冲从而使监视电路输出复位脉冲使FPGA2重新配置。

本发明所述FPGA配置监视电路成本极低(一般工业级为几元钱)，确保了FPGA上电配置的万无一失，增强了可靠性。

该发明关键在于在进行FPGA程序设计时需在FPGA内部设计一个定时器，该定时器在FPGA配置成功后能定时产生触发脉冲对监视电路进行触发，监视电路在设定时间内若没收到触发脉冲则输出信号使FPGA重新配置。

本发明通过FPGA配置成功后定时器能产生触发信号，使监视电路能监视FPGA运行情况而决定是否产生复位脉冲，所述的FPGA配置监视电路成本极低，并且确保了FPGA上电配置的万无一失，增强了可靠性。

附图说明

图1是FPGA配置监视电路原理框图；

图2为FPGA配置监视流程图；

图3现有技术的一种Xilinx FPGA主动串行配置模式；

图4本发明实施例的波形图。

具体实施方式

本发明利用监视芯片/电路(包括具有定时触发功能电路)监视FPGA上电配置情况，确保其可靠加载配置文件，解决现有FPGA存在上电配置失败可能性的缺陷。

1.FPGA配置加载监视电路说明

电路连接如图1所示：

将存储器(1)及FPGA(2)的时钟线、数据线、使能、编程配置信号及其他相应信号按FPGA厂家数据手册要求连接，如：存储器CLK接FPGA的CCLK，存储器DO接FPGA的DIN，存储器CE接FPGA的DONE，存储器CF接FPGA的/PROGRAM，其他相应信号包括存储器/RESET脚及JTAG(边界扫描)脚等。

将FPGA 2的一个IO引脚作为监视电路3的触发信号，接其触发端，如WDI(看门狗输入端，WatchDog Input)，将监视电路3的输出引脚(如RST、WDO等)接FPGA2的编程配置信号脚(如/PROGRAM)。

对监视电路3还必须设置好计时溢出时间以确保FPGA有足够的正常配置时间，最好查看FPGA数据手册并在下载时进行设置。

监视电路主要功能是：监视输入端信号(即FPGA IO输出信号，WDI)，若在设定时间内接收到触发脉冲则不产生复位信号，反之产生复位信号。因此该监视电路可以是微机监视芯片(DS1232、ADM706等)、单稳电路(74LS123及555等)及可编程器件(CPLD等)等，采用DS1232等微机监视芯片或74LS123等单稳电路性价比最好。

2.FPGA上电配置过程

FPGA上电配置过程如图2所示。

FPGA上电后自动从存储器中加载FPGA配置文件。

若配置成功则FPGA启动内部定时器，定时对微监视电路进行触发；反之则因FPGA无法正常工作而不能产生触发脉冲。

监视电路监视在设定时间内是否接收到触发脉冲。

若监视电路超时溢出，则产生复位信号；反之则不产生复位信号。

FPGA检测到编程配置信号脚(/PROGRAM)有复位脉冲后重新加载配置文件。

本发明必须事先在FPGA内编写一个定时器，定时触发监视电路，还必须估算一下程序加载时间来设置监视电路溢出时间，当然在监视电路溢出时间不满足要求可以改变FPGA加载速率来实现，对监视电路的要求是必须在输出复位电平一定时间后能恢复到前一状态。

在图3 Xlinx FPGA主动串行配置模式中，增加一个监视电路对FPGA程序配置过程监视，该监视电路输入引脚连接至FPGA的IO脚，其输出脚连接至FPGA的/PROGRAM脚(见图1)。

在进行FPGA程序设计时，应事先设计一个定时器以便反应FPGA的工作状态，如图4所示，FPGA正常配置后，该定时器每隔t1时间产生t2宽度的触发脉冲。触发信号(WDI)从FPGA的IO脚输出接至监视电路的输入脚，若监视电路在t3时间内没接收到WDI触发脉冲，则产生t4宽度的复位脉冲(WDO)使FPGA重新启动配置过程。时间参数可设定如下：t1≤100ms，t2＝10ms，t3＝1s，t4≥1ms。t3时间间隔不能太短，必须确保FPGA有足够的配置时间，否则可能导致FPGA始终无法配置成功。图4中，WDO信号在产生t4宽度的复位脉冲后应能恢复到前一状态(如高电平)。

监视电路输出信号(WDO)可连接至FPGA的编程配置信号脚(如SPARTAN FPGA的/PROGRAM脚)或用于FPGA供电的带使能端的电源控制脚(如TI TPS767D325的/1EN、/2EN脚)或FPGA能识别的重新加载引脚如(如Spartan的Bank2的VCCO脚)。

Claims (10)

1、一种确保FPGA可靠配置的电路，它包括存储器(1)、FPGA(2)和监视电路(3)，所述存储器(1)通过时钟信号线、数据线、使能信号线和其他辅助信号线与FPGA(2)相连，其特征在于，所述监视电路(3)的触发脉冲信号线(WDI)与所述FPGA(2)的I/O脚相连，当FPGA(2)上电配置成功时，能通过I/O脚自动对监视电路产生一定脉冲宽度的周期性触发脉冲信号，所述存储器(1)的编程配置信号脚(CF)与所述监视电路(3)的复位输出端相连，所述监视电路(3)复位输出端与FPGA(2)的编程配置信号脚(/PROGRAM)相连，所述FPGA(2)定时对监视电路(3)进行触发，所述监视电路(3)若在设定时间内接收到触发脉冲，则不输复位脉冲信号；若在设定时间内没接收到触发脉冲，则产生一个复位脉冲信号，FPGA(2)在接收到复位脉冲信号后重新启动配置过程，直至配置成功。

2、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述监视电路(3)输出信号WDO可连接至FPGA(2)的编程配置信号脚，或用于FPGA供电的带使能端的电源控制脚，或FPGA能识别的重新加载引脚。

3、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述FPGA(2)以启动内部事先设计的定时器的方式定时对监视电路进行触发。

4、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述监视电路(3)在产生复位电平一定时间后能恢复到前一状态并留有足够时间供FPGA加载。

5、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述监视电路(3)可以通过所产生的复位脉冲去触发可控电源使FPGA(2)重新上电。

6、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述监视电路(3)可以通过所产生的复位脉冲去控制FPGA能识别重新加载的信号脚，从而使FPGA(2)重新上电。

7、根据权利要求1所述的一种确保FPGA可靠配置的电路，其特征在于，所述监视电路(3)计时溢出时间的应满足FPGA配置要求，该时间设定应当满足WDO信号在产生t4宽度的复位脉冲后应能恢复到前一状态。

8、根据权利要求2所述的一种确保FPGA可靠配置的电路，其特征在于，所述FPGA(2)配置过程中若出现CRC校验错等错误时，FPGA(2)不产生触发脉冲信号从而使监视电路输出复位脉冲使FPGA(2)重新配置。

9、根据权利要求2至8中任一权利要求所述的一种确保FPGA可靠配置的电路，其特征在于，该监视电路可以是微机监视芯片，或是单稳电路，或是可编程器件。

10、一种根据权利要求1所述的确保FPGA可靠配置的方法，它包括以下步骤：

A.FPGA(2)自动加载配置文件；

B.FPGA(2)启动内部设计的定时器，定时对监视电路进行触发；

C.FPGA(2)不向监视电路输出触发脉冲；

D.监视电路产生一个复位脉冲信号；

E.监视电路不产生复位脉冲；

其特征在于，FPGA(2)上电后自动执行步骤A；如果FPGA配置成功，则执行步骤B，然后执行步骤E；如果FPGA(2)配置不成功，则执行步骤C，监视电路将超时溢出，然后执行步骤D，再执行步骤A，如果配置成果则执行步骤B，最终执行步骤E。

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