CN111666105B - 一种基于dsp与fpga的程序存储与引导系统及方法 - Google Patents

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Abstract

本发明公开了一种基于DSP与FPGA的程序存储与引导系统及方法，该系统包括有交互通信的DSP处理单元和FPGA处理单元，以及：存储单元，用于存储DSP引导程序、DSP应用程序和FPGA码流数据；刷新控制电路，连接于所述存储单元与所述FPGA处理单元之间，所述刷新控制电路用于执行所述FPGA处理单元的控制指令，从所述存储单元读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元，以供所述DSP处理单元从所述FPGA处理单元获取所述DSP引导程序和DSP应用程序。本发明在不增加外设存储芯片的条件下，实现DSP应用程序的高可靠性引导与存储，节省芯片的使用，减小电路体积。

Description

一种基于DSP与FPGA的程序存储与引导系统及方法
技术领域
本发明涉及DSP与FPGA体系结构，尤其涉及一种基于DSP与FPGA的程序存储与引导系统及方法。
背景技术
现有技术中，对于目前的嵌入式控制电路而言，“DSP+FPGA”体系结构由于能够充分发挥芯片的最佳性能而广泛使用。通常，DSP和FPGA的程序存储在片内或片外具有掉电记忆功能的存储芯片中。在空间应用领域中，考虑空间环境辐照等因素，FPGA存储芯片通常选用反熔丝工艺PROM，并通过其他数字芯片发送IO信号进行重加载，其次，DSP引导程序存储在反熔丝工艺PROM中，应用程序存储在片内FLASH或外扩高可靠性FLASH芯片中，此外，DSP看门狗电路选用专用芯片实现，由此可见，现有技术中的DSP与FPGA体系结构存在占用芯片数量较多、成本较高、尺寸较大等缺陷，难以在空间嵌入式控制电路领域推广应用。
发明内容
本发明要解决的技术问题在于，针对现有技术的不足，提供一种在不增加芯片数量的条件下，实现DSP应用程序的高可靠性引导与存储的系统及方法。
为解决上述技术问题，本发明采用如下技术方案。
一种基于DSP与FPGA的程序存储与引导系统，其包括有交互通信的DSP处理单元和FPGA处理单元，以及：存储单元，用于存储DSP引导程序、DSP应用程序和FPGA码流数据；刷新控制电路，连接于所述存储单元与所述FPGA处理单元之间，所述刷新控制电路用于执行所述FPGA处理单元的控制指令，向所述存储单元读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元，以供所述DSP处理单元从所述FPGA处理单元获取所述DSP引导程序和DSP应用程序。
优选地，所述存储单元包括有基于反熔丝工艺的PROM存储器，所述DSP引导程序、DSP应用程序和FPGA码流数据均存储与所述PROM存储器内。
优选地，所述刷新控制电路读取的所述DSP引导程序、DSP应用程序和FPGA码流数据存储于所述FPGA处理单元的BRAM存储单元。
优选地，所述存储单元存储有FPGA配置数据，所述FPGA处理单元包括有用户IO接口，所述用户IO接口用于生成重配置指令并传输至所述刷新控制电路，所述刷新控制电路根据所述重配置指令向所述存储单元获取所述FPGA配置数据并加载于所述FPGA处理单元。
优选地，所述FPGA处理单元用于向所述DSP处理单元发送一复位信号，当所述DSP处理单元接收到复位信号时，从所述FPGA处理单元的BRAM存储单元获取所述DSP引导程序，之后将所述DSP应用程序从所述FPGA处理单元的BRAM存储单元移送至所述DSP处理单元的片内RAM中。
优选地，所述FPGA处理单元包括有看门狗定时器，所述DSP处理单元用于为所述看门狗定时器提供喂狗信号，当所述看门狗定时器的喂狗信号发生异常时，所述FPGA处理单元向所述DSP处理单元发送复位信号。
优选地，所述DSP处理单元与所述FPGA处理单元之间通过XINTF接口和GPIO接口相连接，所述FPGA处理单元与所述刷新控制电路之间通过JTAG接口、配置引脚CCLK、PROG_B、INIT、DONE、数据引脚D0和用户IO接口相连接，所述刷新控制电路与所述存储单元之间通过PROM控制引脚和PROM数据读取引脚相连接。
一种基于DSP与FPGA的程序存储与引导方法，该方法基于一系统实现，所述系统包括有DSP处理单元、FPGA处理单元、存储单元和刷新控制电路，所述DSP处理单元和FPGA处理单元交互通信，所述刷新控制电路连接于所述存储单元与所述FPGA处理单元之间，所述存储单元存储有DSP引导程序、DSP应用程序和FPGA码流数据，所述方法包括：所述刷新控制电路根据所述FPGA处理单元的控制指令，向所述存储单元读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元，再由所述DSP处理单元从所述FPGA处理单元获取所述DSP引导程序和DSP应用程序。
优选地，所述存储单元存储有FPGA配置数据，当系统上电时，所述刷新控制电路向所述存储单元获取所述FPGA配置数据并加载于所述FPGA处理单元。
优选地，所述FPGA处理单元包括有用户IO接口，当所述FPGA处理单元需要进行重新配置时，所述FPGA处理单元通过所述用户IO接口生成重配置指令并传输至所述刷新控制电路，所述刷新控制电路根据所述重配置指令向所述存储单元获取所述FPGA配置数据并加载于所述FPGA处理单元。
本发明公开的基于DSP与FPGA的程序存储与引导系统中，当系统上电后先由所述刷新控制电路向所述存储单元读取所述DSP引导程序、DSP应用程序和FPGA码流数据，再由所述DSP处理单元从所述FPGA处理单元获取所述DSP引导程序和DSP应用程序。相比现有技术而言，本发明在不增加外设存储芯片的条件下，实现了DSP应用程序的高可靠性引导与存储，不仅节省了芯片的使用，而且有助于节省成本、减小电路体积，适合应用于空间嵌入式控制电路中。
附图说明
图1为本发明系统的组成框图；
图2为FPGA重配置过程的流程图；
图3为DSP程序引导过程的流程图。
具体实施方式
下面结合附图和实施例对本发明作更加详细的描述。
本发明公开了一种基于DSP与FPGA的程序存储与引导系统，请参见图1，其包括有交互通信的DSP处理单元1和FPGA处理单元2，以及：
存储单元3，用于存储DSP引导程序、DSP应用程序和FPGA码流数据；
刷新控制电路4，连接于所述存储单元3与所述FPGA处理单元2之间，所述刷新控制电路4用于执行所述FPGA处理单元2的控制指令，向所述存储单元3读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元2，以供所述DSP处理单元1从所述FPGA处理单元2获取所述DSP引导程序和DSP应用程序。
上述系统中，当系统上电后先由所述刷新控制电路4向所述存储单元3读取所述DSP引导程序、DSP应用程序和FPGA码流数据，再由所述DSP处理单元1从所述FPGA处理单元2获取所述DSP引导程序和DSP应用程序。相比现有技术而言，本发明在不增加外设存储芯片的条件下，实现了DSP应用程序的高可靠性引导与存储，不仅节省了芯片的使用，而且有助于节省成本、减小电路体积，适合应用于空间嵌入式控制电路中。
作为一种优选方式，所述存储单元3包括有基于反熔丝工艺的PROM存储器，所述DSP引导程序、DSP应用程序和FPGA码流数据均存储与所述PROM存储器内。进一步地，所述刷新控制电路4读取的所述DSP引导程序、DSP应用程序和FPGA码流数据存储于所述FPGA处理单元2的BRAM存储单元。
本实施例优选包括重配置功能，具体是指，所述存储单元3存储有FPGA配置数据，所述FPGA处理单元2包括有用户IO接口，所述用户IO接口用于生成重配置指令并传输至所述刷新控制电路4，所述刷新控制电路4根据所述重配置指令向所述存储单元3获取所述FPGA配置数据并加载于所述FPGA处理单元2。其中，当系统上电后，刷新控制电路4从存储单元3中读取配置数据，通过FPGA的数据引脚写入FPGA，完成FPGA配置；在FPGA需要进行重新配置时，FPGA的用户IO拉低PROG_B引脚后，FPGA的DONE引脚变低，刷新控制电路检测到此时的DONE信号为低电平后，对FPGA处理单元2进行重配置。
本实施例中，所述FPGA处理单元2用于向所述DSP处理单元1发送一复位信号，当所述DSP处理单元1接收到复位信号时，从所述FPGA处理单元2的BRAM存储单元获取所述DSP引导程序，之后将所述DSP应用程序从所述FPGA处理单元2的BRAM存储单元移送至所述DSP处理单元1的片内RAM中。进一步地，所述FPGA处理单元2包括有看门狗定时器，所述DSP处理单元1用于为所述看门狗定时器提供喂狗信号，当所述看门狗定时器的喂狗信号发生异常时，所述FPGA处理单元2向所述DSP处理单元1发送复位信号。
在实际应用过程中，DSP程序存储在FPGA处理单元2的BRAM中，当DSP接收复位信号后，通过XINTF接口读取引导程序，然后将应用程序从FPGA的BRAM中搬移到片内RAM中运行，运行后通过XINTF接口实现与FPGA的数据交互，FPGA通过DSP的GPIO接口完成看门狗电路功能，当DSP喂狗信号异常时，向DSP发送复位信号。
关于硬件连接关系，本实施例中，所述DSP处理单元1与所述FPGA处理单元2之间通过XINTF接口和GPIO接口相连接，所述FPGA处理单元2与所述刷新控制电路4之间通过JTAG接口、配置引脚CCLK、PROG_B、INIT、DONE、数据引脚D0和用户IO接口相连接，所述刷新控制电路4与所述存储单元3之间通过PROM控制引脚和PROM数据读取引脚相连接。
其中，FPGA码流和DSP程序固化在存储单元中，加电后刷新控制电路发送PROM控制信号给存储单元，通过PROM数据引脚从存储单元中读取配置数据，然后通过FPGA的数据引脚写入FPGA中，FPGA根据应用数据码流，首先对DSP进行引导与程序搬移，然后与DSP配合实现控制电路功能。
为了更好地描述本发明的技术方案，本发明还公开了一种基于DSP与FPGA的程序存储与引导方法，结合图1和图3所示，该方法基于一系统实现，所述系统包括有DSP处理单元1、FPGA处理单元2、存储单元3和刷新控制电路4，所述DSP处理单元1和FPGA处理单元2交互通信，所述刷新控制电路4连接于所述存储单元3与所述FPGA处理单元2之间，所述存储单元3存储有DSP引导程序、DSP应用程序和FPGA码流数据，所述方法包括：
所述刷新控制电路4根据所述FPGA处理单元2的控制指令，向所述存储单元3读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元2，再由所述DSP处理单元1从所述FPGA处理单元2获取所述DSP引导程序和DSP应用程序。
上述方法中，请参见图2，所述存储单元3存储有FPGA配置数据，当系统上电时，所述刷新控制电路4向所述存储单元3获取所述FPGA配置数据并加载于所述FPGA处理单元2。
进一步地，所述FPGA处理单元2包括有用户IO接口，当所述FPGA处理单元2需要进行重新配置时，所述FPGA处理单元2通过所述用户IO接口生成重配置指令并传输至所述刷新控制电路4，所述刷新控制电路4根据所述重配置指令向所述存储单元3获取所述FPGA配置数据并加载于所述FPGA处理单元2。
关于FPGA重配置方案，本实施例优选采用FPGA用户IO与刷新控制电路配合实现的方式。首先，由FPGA的用户IO引脚将FPGA的PROG_B引脚拉低，导致FPGA的DONE引脚变低，刷新控制电路检测到此时的DONE信号为低电平后，将继续拉低FPGA的PROG_B引脚，FPGA的INIT_B引脚和DONE引脚为低电平后，FPGA配置内存被清空，待FPGA的PROG_B引脚变为高电平后，FPGA配置内存被再次清空，至FPGA所有的配置内存清空后，INIT_B引脚变为高电平，FPGA开始初始化并判读配置引脚电平，待初始化完成后加载配置数据，重配置过程完成。
具体实现过程中，DSP工作在微处理器模式。系统加电或FPGA进行重配置后，FPGA首先对DSP进行复位，DSP复位自动检测XMP/MC引脚电平，当检测该引脚为高电平时，即DSP在微处理器模式下，DSP通过外部接口XINTF从Zone7地址引导运行，即从FPGA的BRAM读取数据进行引导，DSP将应用程序从FPGA的BRAM搬移至DSP的片内RAM中，然后DSP软件开始运行，FPGA其他功能模块开始工作。
本发明公开的基于DSP与FPGA的程序存储与引导系统及方法，其相比现有技术而言的有益效果在于，本发明中的FPGA重配置由FPGA的用户IO与刷新控制电路实现，不需要增加或使用其他数字控制芯片发送指令信号；其次，对于TMS320F28XX/SMJ320F28XX系列DSP而言，其采用外部引导方式，在不使用DSP外部存储芯片的情况下，将其引导程序存储在反熔丝工艺PROM；对于TMS320F28XX/SMJ320F28XX系列DSP而言，其存储程序不使用片内FLASH，在不增加存储芯片的情况下，将其应用程序存储在反熔丝工艺PROM中。
以上所述只是本发明较佳的实施例，并不用于限制本发明，凡在本发明的技术范围内所做的修改、等同替换或者改进等，均应包含在本发明所保护的范围内。

Claims (8)

1.一种基于DSP与FPGA的程序存储与引导系统，其特征在于，包括有交互通信的DSP处理单元(1)和FPGA处理单元(2)，以及：
存储单元(3)，用于存储DSP引导程序、DSP应用程序和FPGA码流数据；
刷新控制电路(4)，连接于所述存储单元(3)与所述FPGA处理单元(2)之间，所述刷新控制电路(4)用于执行所述FPGA处理单元(2)的控制指令，向所述存储单元(3)读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元(2)，以供所述DSP处理单元(1)从所述FPGA处理单元(2)获取所述DSP引导程序和DSP应用程序；
其中，所述刷新控制电路(4)读取的所述DSP引导程序、DSP应用程序和FPGA码流数据存储于所述FPGA处理单元(2)的BRAM存储单元；
所述FPGA处理单元(2)用于向所述DSP处理单元(1)发送复位信号，当所述DSP处理单元(1)接收到复位信号时，从所述FPGA处理单元(2)的BRAM存储单元获取所述DSP引导程序，之后将所述DSP应用程序从所述FPGA处理单元(2)的BRAM存储单元移送至所述DSP处理单元(1)的片内RAM中。
2.如权利要求1所述的基于DSP与FPGA的程序存储与引导系统，其特征在于，所述存储单元(3)包括有基于反熔丝工艺的PROM存储器，所述DSP引导程序、DSP应用程序和FPGA码流数据均存储于 所述PROM存储器内。
3.如权利要求1所述的基于DSP与FPGA的程序存储与引导系统，其特征在于，所述存储单元(3)存储有FPGA配置数据，所述FPGA处理单元(2)包括有用户IO接口，所述用户IO接口用于生成重配置指令并传输至所述刷新控制电路(4)，所述刷新控制电路(4)根据所述重配置指令向所述存储单元(3)获取所述FPGA配置数据并加载于所述FPGA处理单元(2)。
4.如权利要求1所述的基于DSP与FPGA的程序存储与引导系统，其特征在于，所述FPGA处理单元(2)包括有看门狗定时器，所述DSP处理单元(1)用于为所述看门狗定时器提供喂狗信号，当所述看门狗定时器的喂狗信号发生异常时，所述FPGA处理单元(2)向所述DSP处理单元(1)发送复位信号。
5.如权利要求1所述的基于DSP与FPGA的程序存储与引导系统，其特征在于，所述DSP处理单元(1)与所述FPGA处理单元(2)之间通过XINTF接口和GPIO接口相连接，所述FPGA处理单元(2)与所述刷新控制电路(4)之间通过JTAG接口、配置引脚CCLK、PROG_B、INIT、DONE、数据引脚D0和用户IO接口相连接，所述刷新控制电路(4)与所述存储单元(3)之间通过PROM控制引脚和PROM数据读取引脚相连接。
6.一种基于DSP与FPGA的程序存储与引导方法，其特征在于，该方法基于一系统实现，所述系统包括有DSP处理单元(1)、FPGA处理单元(2)、存储单元(3)和刷新控制电路(4)，所述DSP处理单元(1)和FPGA处理单元(2)交互通信，所述刷新控制电路(4)连接于所述存储单元(3)与所述FPGA处理单元(2)之间，所述存储单元(3)存储有DSP引导程序、DSP应用程序和FPGA码流数据，所述方法包括：
所述刷新控制电路(4)根据所述FPGA处理单元(2)的控制指令，向所述存储单元(3)读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元(2)，再由所述DSP处理单元(1)从所述FPGA处理单元(2)获取所述DSP引导程序和DSP应用程序；
其中，所述刷新控制电路(4)读取的所述DSP引导程序、DSP应用程序和FPGA码流数据存储于所述FPGA处理单元(2)的BRAM存储单元；
所述FPGA处理单元(2)用于向所述DSP处理单元(1)发送复位信号，当所述DSP处理单元(1)接收到复位信号时，从所述FPGA处理单元(2)的BRAM存储单元获取所述DSP引导程序，之后将所述DSP应用程序从所述FPGA处理单元(2)的BRAM存储单元移送至所述DSP处理单元(1)的片内RAM中。
7.如权利要求6所述的基于DSP与FPGA的程序存储与引导方法，其特征在于，所述存储单元(3)存储有FPGA配置数据，当系统上电时，所述刷新控制电路(4)向所述存储单元(3)获取所述FPGA配置数据并加载于所述FPGA处理单元(2)。
8.如权利要求7所述的基于DSP与FPGA的程序存储与引导方法，其特征在于，所述FPGA处理单元(2)包括有用户IO接口，当所述FPGA处理单元(2)需要进行重新配置时，所述FPGA处理单元(2)通过所述用户IO接口生成重配置指令并传输至所述刷新控制电路(4)，所述刷新控制电路(4)根据所述重配置指令向所述存储单元(3)获取所述FPGA配置数据并加载于所述FPGA处理单元(2)。
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