CN103840783B - 一种自动时隙电平控制的系统及其实现方法 - Google Patents

Abstract

本发明提供了一种自动时隙电平控制的系统及其实现方法，包括数控衰减器、模数转换器和现场可编程门阵列FPGA，数控衰减器用来衰减模拟中频信号的功率，模数转换器完成中频信号的模数转换；FPGA完成时隙信号的功率统计、大功率时隙信号的选择、控制数控衰减器的衰减和对时隙信号的数字域放大。本发明的有益效果是：采用硬件（数控衰减器）和软件（FPGA数字增益控制）相互配合的方法，使得大功率的时隙电平受控，而小功率的时隙电平不衰减的目的。本发明实现起来非常的简单和有效，提高了系统的动态范围和性能，对于解决同类的设计存在的技术难题具有非常大的参考和现实意义。

Description

一种自动时隙电平控制的系统及其实现方法

技术领域

本发明涉及及采用时分多址的移动通信网络覆盖及优化领域，更具体说，它涉及一种自动时隙电平控制的系统及其实现方法。

背景技术

随着移动通信业务的迅猛发展，直放站、射频拉远、多业务分布系统作为改善移动网信号弱区、盲区的重要设备，以其投资较少、结构简单、安装方便灵活等优点广泛应用于移动通信网。未来的移动通信系统存在着多频、多模、多体制和多标准等问题，这就限制了各种设备的互通和兼容，因此对软件无线电技术的应用提出了切实需求。为了提高系统的性价比，采用数字技术统一的硬件平台是一种较好的解决方案。

时分多址把时间分割成互不重叠的时段（帧），再将帧分割成互不重叠的时隙（信道）与用户具有一一对应关系，依据时隙区分来自不同地址的用户信号，从而完成的多址连接。这是通信技术中基本多址技术之一。

自动时隙电平控制是指当系统工作于最大增益且输出为最大功率时，增加任意时隙输入信号电平系统对时隙输出电平的控制能力。传统的电平控制在进行电平控制的时候采用数控衰减器对于整个链路的信号进行衰减，所以当某个时隙功率过大后，会将整个链路的信号进行衰减，这必然使其他没有过功率的时隙的功率也跟着降低，那么必然影响其它时隙用户通话。

发明内容

本发明的目的是克服现有技术中的不足，提供一种自动时隙电平控制的系统及其实现方法，

本发明的目的是通过以下技术方案实现的。这种自动时隙电平控制的系统，包括数控衰减器、模数转换器和现场可编程门阵列FPGA，数控衰减器用来衰减模拟中频信号的功率，数控衰减器的衰减值由FPGA中的自动时隙电平控制模块计算并且通过FPGA配置，模数转换器完成中频信号的模数转换；FPGA完成时隙信号的功率统计、大功率时隙信号的选择、控制数控衰减器的衰减和对时隙信号的数字域放大。

本发明所述的这种自动时隙电平控制的实现方法，采用数控衰减器和软件FPGA数字增益控制相互配合的方法，跟据一段时间内的时隙功率的最大值控制数控衰减器将整个链路的信号经行衰减，防止模拟中频信号过大造成AD采样溢出。然后在FPGA中数字域对每个时隙的信号做相应的放大以补偿不必要的衰减，达到大功率的时隙电平受控，而小功率的时隙电平不衰减的目的。

具体实现方法为：现场可编程门阵列FPGA对经过整体衰减的时隙信号每个对应时隙的累加功率Pslot_acc与门限做运算：10*lg（Pthreshold/Pslot_acc），求得每个对应时隙的功率低于门限多少个db（Ndb_low）；如果Ndb_low大于等于数控衰减器的衰减值Ndb_exceed则数字时隙增益控制模块对对应时隙信号放大Ndb_exceed，如果Ndb_low小于Ndb_exceed则数字时隙增益控制模块对对应时隙信号放大Ndb_low。

本发明的有益效果是：采用硬件（数控衰减器）和软件（FPGA数字增益控制）相互配合的方法，使得大功率的时隙电平受控，而小功率的时隙电平不衰减的目的。本发明实现起来非常的简单和有效，提高了系统的动态范围和性能，对于解决同类的设计存在的技术难题具有非常大的参考和现实意义。

附图说明

图1是本发明的实现整体框图；

图2是没有经过电平控制的超过门限的时隙信号；

图3是数控衰减器根据最大功率的时隙信号功率值对整个链路的信号进行衰减；

图4是对于没有过功率的时隙进行数字放大以补偿数控衰减器的衰减。

具体实施方式

下面结合附图和实施例对本发明做进一步描述。

图1是本发明的整体实现框图，由三个部分组成：数控衰减器、模数转换器（AD）、现场可编程门阵列（FPGA）。数控衰减器用来衰减模拟中频信号的功率，数控衰减器的衰减值由FPGA中的自动时隙电平控制模块计算并且通过FPGA配置。模数转换器（AD）完成中频信号的模数转换。FPGA完成时隙信号的功率统计、大功率时隙信号的选择、控制数控衰减器的衰减和对时隙信号的数字域放大。具体实施方式如下：

FPGA首先对AD送来的数字信号求平方，得到信号的单点功率，然后FPGA对每个时隙的功率进行累加得到每个时隙的累加功率值P_{slot_acc}，取每段时间内T（比如1000个时隙的时间长度）的时隙累加功率P_{slot_acc}的最大值P_{slot_acc_max}，与门限P_threshold做运算：（10*lg（P_{slot_acc_max}/P_threshold）），求得P_{slot_acc_max}超过门限P_threshold多少个db（N_{db_exceed}），然后FPGA控制数控衰减器衰减N_{db_exceed}，使得整个链路的信号衰减N_{db_exceed}，这时整个链路的信号功率都小于等于门限P_threshold，防止AD采样和数字域信号的溢出。

因为在FPGA里面不适合做除法和做对数运算，我们采用了查找表的方法来实现公式（10*lg（P_{slot_acc_max}/P_threshold））：用matlab计算好门限增加1db到32db的值P_{threshold_xdb}（P_{threshold_xdb}由公式10*lg（P_{threshold_xdb}/P_threshold）=X求得），P_{threshold_xdb}经过量化以后存在FPGA的RAM中。P_{slot_acc_max}先与P_{threshold_32db}的值比较，如果P_{slot_acc_max}大于P_{threshold_32db}，则P_{slot_acc_max}超过门限P_threshold32个db，如果不大于再与P_{threshold_31db}比较，直到找到P_{slot_acc_max}大于P_{threshold_xdb}的X，最终求得P_{slot_acc_max}超过门限P_threshold多少个db（N_{db_exceed}）。

如图2所示：在一段时间内T内得到最大功率的时隙（时隙A）超过门限10db，FPGA控制数控衰减器衰减10db，整个链路的信号整体衰减了10db如图3所示。

经过整体衰减的时隙信号的功率都小于等于门限了，接下来FPGA对每个对应时隙的累加功率P_{slot_acc}与门限做运算：（10*lg（P_threshold/P_{slot_acc}，计算方法也采用上面介绍的查找表的方法实现）求得每个对应时隙的功率低于门限多少个db（N_{db_low}），如果N_{db_low}大于等于数控衰减器的衰减值N_{db_exceed}则数字时隙增益控制模块对对应时隙信号放大N_{db_exceed}，如果N_{db_low}小于N_{db_exceed}则数字时隙增益控制模块对对应时隙信号放大N_{db_low}。

如图2所示，求得经过整体衰减的时隙信号时隙A的N_{db_low_a}的值为0db，时隙B的N_{db_low_b}的值为20db，时隙C的N_{db_low_c}的值为15db，时隙D的N_{db_low_d}的值为5db，则数字时隙增益控制模块需要对时隙A放大0db、时隙B放大10db,、时隙C放大10db，时隙D放大5db，如图4所示。

数字时隙增益控制模块的实现也采用查找表的方法实现，采用matlab计算出信号放大1db到32db的需要乘以的值P_{multi_xdb}（P_{multi_xdb}由公式20*lg（P_{multi_xdb}）=X求得）经过量化后存在FPGA RAM中，根据每个时隙需要放大的值采用查找表的方法输出相应的值与信号做相乘运算从而放大时隙信号。

以上所述是仅是本发明的优选实施方式，应当指出，对于本技术领域的技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和修饰，这些改进和修饰也应视为本发明的保护范围。

Claims (1)

1.一种自动时隙电平控制的实现方法，其特征在于：采用数控衰减器和软件FPGA数字增益控制相互配合的方法，根据一段时间内的时隙功率的最大值控制数控衰减器将整个链路的信号进行衰减，防止模拟中频信号过大造成AD采样溢出；然后在FPGA中数字域对每个时隙的信号做相应的放大以补偿不必要的衰减，达到大功率的时隙电平受控，而小功率的时隙电平不衰减的目的；

现场可编程门阵列FPGA对经过整体衰减的时隙信号每个对应时隙的累加功率Pslot_acc与门限做运算：10*lg(Pthreshold/Pslot_acc)，求得每个对应时隙的功率低于门限多少个db，该差值计为Ndb_low，如果Ndb_low大于等于数控衰减器的衰减值Ndb_exceed则数字时隙增益控制模块对对应时隙信号放大Ndb_exceed，如果Ndb_low小于Ndb_exceed则数字时隙增益控制模块对对应时隙信号放大Ndb_low。