CN201450597U - 数字直放站系统及其衰减装置 - Google Patents

Abstract

一种应用于数字直放站系统的衰减装置及数字直放站系统，该装置包括：与多载波基带源连接的延迟单元和功率统计器，与功率统计器连接的衰减系数产生器，与衰减系数产生器连接的门限/定时设置单元，以及连接于延迟单元、衰减系数产生器以及数模转换器之间的乘法器，衰减系数产生器根据功率统计器计算的数字域平均功率以及门限/定时设置单元设置的数字域功率高门限值、数字域功率低门限值产生衰减系数，将该衰减系数与原下行数字信号相乘，以对原下行数字信号进行衰减，并将衰减后的下行数字信号送入数模转换器，从而可以使得送入数模转换器的信号的幅度小于门限值，有效防止数模转换器输出由于饱和而产生的杂散，确保通信性能。

Description

数字直放站系统及其衰减装置

技术领域

本实用新型涉及移动通信技术领域，特别涉及一种应用于数字直放站系统的衰减装置以及数字直放站系统。

背景技术

在现有的数字直放站系统中，以RRU(Radio Remote Unit，射频拉远单元)为例，其发射链路主要由FPGA(Field Programmable Gate Array，现场可编程门阵列)、DAC(数模转换器)、变频器以及功放组成，其中，FPGA用于完成基带信号的成形以及内插功能，DAC用于把数字信号转变为模拟中频信号，功放用来完成功率的放大功能。在这种发射链路结构中，当发射链路中的FPGA产生的数字信号幅度过大时，将会导致DAC的输出在产生饱和的同时产生大量的杂散，经过功放放大后会干扰正常的通信。

现有技术中为了改善上述由于FPGA产生的数字信号幅度过大所产生的DAC输出饱和的问题，是在功放模块中增加输入ALC(Automatic level control，自动电平控制)电路，以防止功放的输出功率过大，然而，由于在DAC输出时数字域已经饱和，DAC输出的信号的功率过大，输出的频谱已经失真，产生了杂散，在功放模块内部增加的ALC电路虽然能够保证功放工作在线性区域内，但是却无法消除DAC输出的信号的杂散，影响后续的通信性能。

实用新型内容

针对上述现有技术中所存在的问题，本实用新型的目的在于提供一种应用于数字直放站系统的衰减装置以及数字直放站系统，其可以有效防止由于DAC的输出饱和而产生的杂散。

为达到上述目的，本实用新型采用以下技术方案：

一种衰减装置，包括：

与多载波基带源连接的延迟单元和功率统计器，与中央处理器连接的门限/定时设置单元，与所述功率统计器、所述门限/定时设置单元连接的衰减系数产生器，以及分别与所述延迟单元的输出端、所述衰减系数产生器的输出端以及数模转换器的输入端连接的乘法器，所述门限/定时设置单元接受所述中央处理器的控制设置数字域功率高门限值、数字域功率低门限值，所述衰减系数产生器根据所述数字域平均功率以及所述数字域功率高门限值、数字域功率低门限值产生衰减系数。

一种数字直放站系统，包括位于发射链路上的衰减装置，所述衰减装置包括：

与多载波基带源连接的延迟单元和功率统计器，与中央处理器连接的门限/定时设置单元，与所述功率统计器、所述门限/定时设置单元连接的衰减系数产生器，以及分别与所述延迟单元的输出端、所述衰减系数产生器的输出端以及数模转换器的输入端连接的乘法器，所述门限/定时设置单元接受所述中央处理器的控制设置数字域功率高门限值、数字域功率低门限值，所述衰减系数产生器根据所述数字域平均功率以及所述数字域功率高门限值、数字域功率低门限值产生衰减系数.

根据上述本实用新型的方案，衰减系数产生器可以根据所述功率统计器计算的数字域平均功率以及所述门限/定时设置单元设置的数字域功率高门限值、数字域功率低门限值产生衰减系数，在所统计的数字域平均功率高于数字域高门限值时，产生衰减系数，将该衰减系数与原下行数字信号相乘，以对原下行数字信号进行衰减，并将衰减后的下行数字信号送入数模转换器，从而可以使得送入数模转换器的信号的幅度小于门限值，有效防止数模转换器输出由于饱和而产生的杂散，保证通信性能。

附图说明

图1是本实用新型应用于数字直放站系统的衰减装置实施例一的结构示意图；

图2是本实用新型应用于数字直放站系统的衰减装置实施例二的结构示意图；

图3是本实用新型应用于数字直放站系统的衰减装置实施例三的结构示意图。

具体实施方式

以下针对本实用新型的应用于数字直放站系统的衰减装置的各具体实施例进行详细描述。

实施例一：

参见图1所示，是本实用新型的应用于数字直放站系统的衰减装置实施例一的结构示意图，其具体包括：

与多载波基带源101连接、用于对下行数字信号进行延时的延迟单元103；

与多载波基带源101连接、用于计算所述下行数字信号的数字域平均功率的功率统计器106；

与CPU(central processing unit，中央处理器)102连接的门限/定时设置单元105，该门限/定时设置单元105接受所述CPU102的控制设置数字域功率高门限值、数字域功率低门限值；

与功率统计器106、门限/定时设置单元105连接的衰减系数产生器107，该衰减系数产生器107根据功率统计器106计算的数字域平均功率以及门限/定时设置单元105设置的数字域功率高门限值、数字域功率低门限值产生衰减系数；

以及与延迟单元103的输出端、衰减系数产生器107的输出端以及数模转换器108的输入端连接的乘法器104。

根据上述本实施例中的方案，在传输下行数字信号时，功率统计器106计算该下行数字信号的数字域平均功率，衰减系数产生器107根据该数字域平均功率以及门限/定时设置的单元105设置的数字域功率高门限值、数字域功率低门限值确定需要对信号进行衰减的衰减系数，并通过乘法器104将衰减系数与延时后的下行数字信号相乘后实现对下行数字信号的衰减，以使送入数模转换器的信号的幅度限定在一定的范围内，防止数模转换器输出饱和产生杂散。

其中，上述多载波基带源101接收基站产生的下行基带信号；门限/定时设置单元105根据CPU102的控制设置数字域功率高门限值、数字域功率低门限值以及定时长度，该数字域功率高门限值、数字域功率低门限值以及定时长度根据该装置所应用的系统的不同，可以有不同的设定.

功率统计器106实时统计下行数字信号的数字域平均功率，其可以根据下述公式进行计算数字域平均功率，根据应用选择及需要的不同，也可以采用其他的公式进行计算：

$P=\frac{\underset{k=1}{\overset{N}{\mathrm{\Σ}}}({I_k}^2+{Q_k}^2)}{N}$

其中，I表示下行数字信号的I路信号的当前信号幅度，Q表示下行数字信号的Q路信号的当前信号幅度，N、k为整数，N表示计算数字域平均功率时所采用的时间长度，即计算该当前功率时所采用的采样点的总个数，k表示第k个采样点。

衰减系数产生器107将功率统计器106计算的数字域平均功率与门限/定时设置单元105设置的数字域功率高门限值、数字域功率低门限值进行比较，并根据比较结果确定要产生的衰减系数ATT，衰减系数的单位是dB，具体可以是：

当数字域平均功率大于数字域功率高门限值时，产生衰减系数ATT，且该ATT＝数字域平均功率-数字域功率高门限值，并可以同时初始化定时器，即重新以当前时间点为起点计算数字域平均功率；

当数字域平均功率小于或者等于数字域功率高门限值且大于或者等于数字域功率低门限值时，维持当前衰减系数不变，并可以同时初始化定时器，即重新以当前时间点为起点计算数字域平均功率；

当在定时长度内的数字域平均功率小于数字域功率低门限值时，将衰减系数设为0dB，不衰减信号。

根据应用需要的不同，根据数字域平均功率以及设定的数字域功率高门限值和数字域功率低门限值，也可以采用其他的方式确定衰减系数，在此不予多加赘述。

由于功率统计器在计算数字域平均功率时需要一定的时间，从而会造成一定的延时，因此，需要将多载波基带源101接收的下行基带信号经过延迟单元103延时一段时间后再与衰减系数产生器产生的衰减系数相乘，相乘后所得结果再进入数模转换器108，经过数模转换器108转换后的信号经过功放放大后通过天线发射出去。

根据上述本实用新型的装置，其通过衰减系数产生器产生衰减系数，将该衰减系数与原下行数字信号相乘，可以对原下行数字信号进行衰减，并将衰减后的下行数字信号输入数模转换器，从而可以使送入数模转换器的信号的幅度小于门限值，防止并避免了数模转换器输出由于饱和而产生的杂散，数模转换器转换后的信号经过功放放大后不会干扰正常的通信，保证了通信质量，提高了系统稳定性，且设计简单、成本低。

实施例二：

参加图2所示，是本实用新型的防止DAC输出饱和产生杂散的装置实施例二的结构示意图，本实施例中，与上述实施例一的不同之处主要在于，本实施例中的装置还包括连接在乘法器与数模转换器之间的数字上变频器。

如图2所示，其具体包括：

与多载波基带源201连接、用于对下行数字信号进行延时的延迟单元203；

与多载波基带源201连接、用于计算下行数字信号的数字域平均功率的功率统计器206；

与CPU202连接的门限/定时设置单元205，该门限/定时设置单元205接受所述CPU202的控制设置数字域功率高门限值、数字域功率低门限值；

与功率统计器206、门限/定时设置单元205连接的衰减系数产生器207，该衰减系数产生器207根据功率统计器206计算的数字域平均功率以及门限/定时设置单元205设置的数字域功率高门限值、数字域功率低门限值产生衰减系数；

与延迟单元203、衰减系数产生器207连接的乘法器204；

连接于乘法器204与数字上变频器209之间的数字上变频器209。

在本实施例中，通过乘法器204将原下行数字信号与衰减系数相乘得到衰减后的下行数字信号后，先由数字上变频器209进行数字上变频处理，再将数字上变频处理后的信号送入数模转换器208进行数模转换操作。

本实施例中的其他技术特征与上述实施例一中的相同，在此不予赘述。

实施例三：

参加图3所示，是本实用新型的防止DAC输出饱和产生杂散的装置实施例三的结构示意图，本实施例中，与上述实施例一的不同之处主要在于，本实施例中的装置还包括连接在多载波基带源、延迟单元与功率统计器之间的数字上变频器。

如图3所示，其具体包括：

与多载波基带源301连接的数字上变频器309；

与数字上变频器309的输出端连接的延迟单元303和功率统计器306；

与CPU302连接的门限/定时设置单元305；

与功率统计器306、门限/定时设置单元305连接的衰减系数产生器307；

连接于延迟单元303、衰减系数产生器307以及数模转换器308之间的乘法器304。

在本实施例中，在通过多载波基带源301接收到下行数字信号后，先由数字上变频器309进行数字上变频处理，再对数字上变频处理后的信号的功率进行统计、确定衰减系数进行衰减等操作，进行幅度控制。

本实施例中的其他技术特征与上述实施例一中的相同，在此不予赘述。

上述本实用新型的衰减装置，可应用于数字直放站系统，还可以用于其他的可能会出现由于DAC输出饱和而产生杂散的系统，以有效地防止由于DAC输出饱和而产生的杂散，据此，本实用新型还提供一种数字直放站系统，该系统的发射链路上包括上述本实用新型的衰减装置，该装置的具体结构可如上述各实施例中所述，在此不予多加赘述。

以上所述的本实用新型实施方式，仅仅是对其中的几种具体实施方式的详细说明，并不构成对本实用新型保护范围的限定。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型的权利要求保护范围之内。

Claims (6)

1.一种用于数字直放站的衰减装置，其特征在于，包括：

与多载波基带源连接的延迟单元和功率统计器，与中央处理器连接的门限/定时设置单元，与所述功率统计器、所述门限/定时设置单元连接的衰减系数产生器，以及分别与所述延迟单元的输出端、所述衰减系数产生器的输出端以及数模转换器的输入端连接的乘法器，所述门限/定时设置单元接受所述中央处理器的控制设置数字域功率高门限值、数字域功率低门限值，所述衰减系数产生器根据所述数字域平均功率以及所述数字域功率高门限值、数字域功率低门限值产生衰减系数。

2.根据权利要求1所述的衰减装置，其特征在于，还包括：与所述多载波基带源、所述延迟单元的输入端与所述功率统计器的输入端连接的数字上变频器。

3.根据权利要求1所述的衰减装置，其特征在于，还包括：连接于所述乘法器与所述数模转换器之间的数字上变频。

4.一种数字直放站系统，包括位于发射链路上的衰减装置，其特征在于，所述衰减装置包括：

与多载波基带源连接的延迟单元和功率统计器，与中央处理器连接的门限/定时设置单元，与所述功率统计器、所述门限/定时设置单元连接的衰减系数产生器，以及分别与所述延迟单元的输出端、所述衰减系数产生器的输出端以及数模转换器的输入端连接的乘法器，所述门限/定时设置单元接受所述中央处理器的控制设置数字域功率高门限值、数字域功率低门限值，所述衰减系数产生器根据所述数字域平均功率以及所述数字域功率高门限值、数字域功率低门限值产生衰减系数。

5.根据权利要求5所述的数字直放站系统，其特征在于，还包括：与所述多载波基带源、所述延迟单元的输入端与所述功率统计器的输入端连接的数字上变频器。

6.根据权利要求5所述的数字直放站系统，其特征在于，还包括：连接于所述乘法器与所述数模转换器之间的数字上变频器。

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