CN103839994B - 一种igbt结构及其制作方法 - Google Patents
一种igbt结构及其制作方法 Download PDFInfo
- Publication number
- CN103839994B CN103839994B CN201310087246.2A CN201310087246A CN103839994B CN 103839994 B CN103839994 B CN 103839994B CN 201310087246 A CN201310087246 A CN 201310087246A CN 103839994 B CN103839994 B CN 103839994B
- Authority
- CN
- China
- Prior art keywords
- buffer layer
- layer
- type substrate
- impurity
- film layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 92
- 238000000137 annealing Methods 0.000 claims description 51
- 239000012535 impurity Substances 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 35
- 238000002347 injection Methods 0.000 claims description 29
- 239000007924 injection Substances 0.000 claims description 29
- 230000001376 precipitating effect Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000005137 deposition process Methods 0.000 claims description 12
- 229910000676 Si alloy Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 230000003139 buffering effect Effects 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 239000002245 particle Substances 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 229910052787 antimony Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 37
- 230000005684 electric field Effects 0.000 description 16
- 238000009826 distribution Methods 0.000 description 11
- 230000006798 recombination Effects 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 7
- 239000012528 membrane Substances 0.000 description 5
- 238000005215 recombination Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 238000005265 energy consumption Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Physical Vapour Deposition (AREA)
Abstract
本发明公开了一种IGBT结构及其制作方法，属于半导体功率器件。该结构从背面到正面依次包括，P+集电极，N+缓冲层、N‑基底、P+基区、栅极和发射极；其中，P+集电极位于IGBT器件的底部，N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，P+型集电极到N‑基底之间依次有第三缓冲层、第二缓冲层和第一缓冲层。本发明可以对IGBT的正向导通压降和关断时间分别优化，从而可以获得更好的导通和关断的折中曲线，进而可以优化IGBT的开关特性。
Description
技术领域
本发明属于半导体功率器件，特别涉及一种IGBT结构及其制作方法。
背景技术
常规的非穿通型IGBT采用区熔单晶硅衬底制备。在阻断工作条件下，电场在N-基底区域的分布为三角形，阻断电压随着N-基底区域厚度的增大而增大。当N-基底区域的厚度增大后，正向导通的压降也会随之增大。另一方面，在正向导通的状态下N-基底区域会存储大量的少子电荷，一般来讲，在N-基底区域会同时存在少子和多子电荷，因此在关断的过程中，随N-基底区域厚度的增大对应的关断时间也随之增大。与非穿通型IGBT器件结构相比，电场阻断型IGBT通过在背面N-基底区域和P+集电极之间添加一层N+缓冲层，作为电场的阻挡层。这种方法可以在相同的阻断电压下减少N-基底区域的厚度，从而能够降低IGBT的正向导通压降和关断时间。参见图1,给出了电场阻断型IGBT的结构，N+缓冲层的厚度和掺杂浓度主要受以下三个因素影响：1）阻断电压的限制。在阻断状态下，电场主要分布在N-基底区域内，在N-基底/N+缓冲层界面处，根据高斯定理，界面处电场强度分布由界面处掺杂浓度决定，而N+缓冲层区域电压降由N+缓冲层的厚度和掺杂浓度决定。2）在N+缓冲层/P+集电极层界面处，背面集电极的注入效率受P+集电极和N+缓冲层的掺杂浓度的限制。增大N+缓冲层的掺杂浓度会降低背面集电极的注入效率，背面集电极注入效率是IGBT的最基本参数，对IGBT的阻断电压，正向导通压降，跨导等许多参数都有影响。3）在N+缓冲层的中间区域，其掺杂浓度主要对少数载流子的寿命产生影响，进而影响IGBT的关断时间。
现有技术中，在N-基底区和P+集电极区域之间添加N+缓冲层，厚度在100nm到2μm。其功能为阻断电场，并可以降低N-基底层的厚度。N+缓冲层掺杂的总剂量约为1E12/cm2，典型的掺杂浓度在1E16/cm3以上，掺杂采用离子注入，参见图2，给出了现有技术中电场阻断型IGBT的纵向掺杂浓度分布。离子注入后的高温退火只是部分消除离子注入产生的损伤，其温度小于600℃。现有技术中还提出了一种穿通型IGBT的结构，背面的N+缓冲层通过一次或者多次质子辐照的方法制备，在多次的质子辐照过程中，在辐照能量降低的同时增加辐照的剂量，越靠近集电极区域N+缓冲层掺杂浓度越高。按照泊松定律，电场的梯度与掺杂浓度成正比，采用这种掺杂浓度的目的主要是获得更快的电场阻断速度。
IGBT的导通电压和关断时间是其最重要的参数，电场阻断层由一次离子注入形成。离子注入后杂质的分布为高斯分布，其浓度峰值和深度可以通过注入的剂量和能量调节。然而这种方法对杂质分布形状的优化的自由度较低，不能够独立优化导通电压和关断时间，同时关断能耗也高。另外，关于多次的质子辐照主要用来优化电场分布的方法，却并没有考虑到少数载流子寿命和背面集电极PN结注入效率的优化。
发明内容
本发明所要解决的技术问题是提供一种IGBT结构及其制作方法，解决了现有技术中导通电压高和关断能耗高的技术问题。
为解决上述技术问题，本发明提供了一种IGBT结构，从背面到正面依次包括，P+集电极，N+缓冲层、N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；其中，所述P+集电极位于所述IGBT器件的底部，所述N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，所述P+型集电极到所述N-基底之间依次有所述第三缓冲层、所述第二缓冲层和所述第一缓冲层，所述第一缓冲层的厚度为0.1μm-2μm，所述第一缓冲层的掺杂浓度为1e15/cm3–5e16/cm3，所述第二缓冲层的厚度为1μm-20μm，所述第二缓冲层的掺杂浓度为1e12/cm3–1e15/cm3，所述第三缓冲层的厚度为0.5μm-2μm，所述第三缓冲层的掺杂浓度为5e15/cm3–1e17/cm3。
一种IGBT结构的制作方法，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将所述N-型衬底的背面减薄；
步骤103：在所述N-型衬底的背面通过离子注入法或通过质子辐照的方法形成第一缓冲层，其中，通过离子注入法形成的所述第一缓冲层的杂质的峰值深度为2μm-20μm，所述离子注入法注入的剂量为1e12/cm2–1e16/cm2；
步骤104：在所述N-型衬底的背面通过离子注入法形成第三缓冲层，所述第三缓冲层的杂质的峰值深度为0.1μm-2μm，所述离子注入法注入的剂量为1e12/cm2–1e16/cm2。
步骤105：对所述第一缓冲层和所述第三缓冲层进行高温退火；
步骤106：在所述N-型衬底的底部依次通过离子注入和退火形成P+集电极；
步骤107：在所述N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将所述背金系统AL-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，所述第二缓冲层的杂质的峰值深度为1μm-20μm；
步骤109：高温退火。
进一步地，在所述步骤103中，所述第一缓冲层的杂质的峰值深度6μm-12μm，所述第三缓冲层的杂质的峰值深度为0.4μm-1.2μm，所述第二缓冲层的杂质的峰值深度为5μm-10μm。
进一步地，所述第一缓冲层的杂质的峰值深度大于所述第二缓冲层的杂质的峰值深度，所述第二缓冲层的杂质的峰值深度大于第三缓冲层的杂质的峰值深度。
进一步地，在所述步骤105中，所述退火的温度为350℃–550℃，优选地，所述退火的温度为400℃–500℃。
进一步地，在所述步骤108中，所述辐照的离子为质子、中子、电子或者阿尔法粒子中的任意一种。
一种IGBT结构的制作方法，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将所述N-型衬底的背面减薄；
步骤203：在所述N-型衬底的背面通过沉淀形成第一薄膜层；
步骤204：在所述第一薄膜层上掺杂形成第一缓冲层，然后，高温退火；
步骤205：在所述第一缓冲层上通过沉淀形成第二薄膜层，所述第二薄膜层为第二缓冲层；
步骤206：在所述第二缓冲层上通过沉淀形成第三薄膜层；
步骤207：在所述第三薄膜层上掺杂形成第三缓冲层，然后，高温退火；
步骤208：在所述N-型衬底的底部通过离子注入法形成P+集电极；
步骤209：在所述N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag。
进一步地，所述第一薄膜层、所述第二薄膜层或所述第三薄膜层为多晶或非晶形态，所述第一薄膜层、所述第二薄膜层或所述第三薄膜层的材料为硅、锗或锗硅合金中的任意一种。
进一步地，所述掺杂的方法为离子注入方法、质子辐照的方法或者原位掺杂的方法中的任意一种。
进一步地，在所述步骤204和所述步骤208中，所述离子注入法的离子为P、As或者Sb的任意一种。
本发明提供的一种IGBT结构及其制作方法，可以对IGBT的正向导通压降和关断时间分别优化，获得更低的导通电压和关断能耗，进而可以优化IGBT的开关特性，从而可以获得更好的导通和关断的折中曲线，进而可以优化IGBT的开关特性。
附图说明
图1为现有技术提供的电场阻断型IGBT的结构示意图；
图2为现有技术提供的IGBT的掺杂分布图；
图3为本发明实施例提供的一种电场阻断型IGBT的结构示意图；
图4为本发明实施例提供的一种电场阻断型IGBT的纵向掺杂浓度分布图；
图5为本发明实施例提供的另一种电场阻断型IGBT的纵向掺杂浓度分布图。
具体实施方式
实施例1：
参见图3，本发明实施例提供的一种IGBT结构，从背面到正面依次包括，P+集电极，N+缓冲层、N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；其中，P+集电极位于IGBT器件的底部，N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，P+型集电极到N-基底之间依次有第三缓冲层、第二缓冲层和第一缓冲层。其中，第一缓冲层的厚度为0.1μm，第一缓冲层的掺杂浓度为1e15/cm3，第二缓冲层的厚度为20μm，第二缓冲层的掺杂浓度为1e15/cm3，第三缓冲层的厚度为2μm，第三缓冲层的掺杂浓度为5e15/cm3。
实施例2：
参见图3，本发明实施例提供的一种IGBT结构，从背面到正面依次包括，P+集电极，N+缓冲层、N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；其中，P+集电极位于IGBT器件的底部，N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，P+型集电极到N-基底之间依次有第三缓冲层、第二缓冲层和第一缓冲层。其中，第一缓冲层的厚度为2μm，第一缓冲层的掺杂浓度为5e16/cm3，第二缓冲层的厚度为1μm，第二缓冲层的掺杂浓度为1e12/cm3，第三缓冲层的厚度为0.5μm，第三缓冲层的掺杂浓度为1e17/cm3。
实施例3：
参见图3，本发明实施例提供的一种IGBT结构，从背面到正面依次包括，P+集电极，N+缓冲层、N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；其中，P+集电极位于IGBT器件的底部，N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，P+型集电极到N-基底之间依次有第三缓冲层、第二缓冲层和第一缓冲层。其中，第一缓冲层的厚度为1μm，第一缓冲层的掺杂浓度为1e17/cm3，第二缓冲层的厚度为10μm，第二缓冲层的掺杂浓度为1e13/cm3，第三缓冲层的厚度为1.2μm，第三缓冲层的掺杂浓度为1e6/cm3。
实施例4：
一种IGBT结构的制作方法，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将N-型衬底的背面减薄；
步骤103：在N-型衬底的上面通过离子注入法形成第一缓冲层，第一缓冲层的杂质的峰值深度为4μm，离子注入法注入的剂量为1e12/cm2，第一缓冲层的掺杂浓度为1e15/cm3，离子注入法的离子为P；
步骤104：在N-型衬底的背面通过离子注入法形成第三缓冲层，第三缓冲层的杂质的峰值深度为1.5μm，离子注入法注入的剂量为1e16/cm2,第三缓冲层的掺杂浓度为5e15/cm3，参见图4，离子注入法的离子为As；
步骤105：对第一缓冲层和第三缓冲层进行高温退火，退火的温度为450℃；
步骤106：在N-型衬底的底部依次通过离子注入和退火形成P+集电极，其中，离子注入法的离子为B；
步骤107：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将背金系统AL-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，其中，与第一缓冲层和第三缓冲层相比，第二缓冲层具有更宽的杂质分布，由于第二缓冲层具有较多的缺陷，因此其少数载流子寿命较低。第二缓冲层的宽度由第一缓冲层和第三缓冲层的注入峰值深度决定。第二缓冲层的峰值深度为1μm,第二缓冲层的掺杂浓度为1e12/cm3，参见图4，辐照的离子为质子；
步骤109：高温退火，退火的温度为300℃。
实施例5：
一种IGBT结构的制作方法，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将N-型衬底的背面减薄；
步骤103：在N-型衬底的上面通过离子注入法形成第一缓冲层，第一缓冲层的杂质的峰值深度为6μm，离子注入法注入的剂量为1e16/cm2，第一缓冲层的掺杂浓度为5e16/cm3，参见图4，形成第一缓冲层还包括通过质子辐照的方法，离子注入法的离子为As中的任一一种；
步骤104：在靠近P+集电极通过离子注入法形成第三缓冲层，第三缓冲层的杂质的峰值深度为0.1μm，离子注入法注入的剂量为1e12/cm2,第三缓冲层的掺杂浓度为1e17/cm3，参见图4，离子注入法的离子为P；
步骤105：对第一缓冲层和第三缓冲层进行高温退火，退火的温度为550℃；
步骤106：在N-型衬底的底部依次通过离子注入和退火形成P+集电极，其中，所述离子注入法的离子为BF2；
步骤107：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将背金系统AL-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，其中，与第一缓冲层和第三缓冲层相比，第二缓冲层具有更宽的杂质分布，由于第二缓冲层具有较多的缺陷，因此其少数载流子寿命较低。第二缓冲层的宽度由第一缓冲层和第三缓冲层的注入峰值深度决定。第二缓冲层的杂质的峰值深度为1μm，第二缓冲层的掺杂浓度为1e15/cm3，参见图4，辐照的离子为中子；
步骤109：高温退火，退火的温度为200℃。
实施例6：
一种IGBT结构的制作方法，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将N-型衬底的背面减薄；
步骤103：在N-型衬底的上面通过质子辐照形成第一缓冲层，第一缓冲层的杂质的峰值深度为6μm，第一缓冲层的掺杂浓度为1e15/cm3；
步骤104：在靠近P+集电极通过离子注入法形成第三缓冲层，第三缓冲层的杂质的峰值深度为0.1μm，离子注入法注入的剂量为1e16/cm2,第三缓冲层的掺杂浓度为5e15/cm3，离子注入法的离子为Sb；
步骤105：对第一缓冲层和第三缓冲层进行高温退火，退火的温度为400℃；
步骤106：在N-型衬底的底部依次通过离子注入和退火形成P+集电极，其中，离子注入法的离子为B；
步骤107：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将背金系统AL-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，其中，与第一缓冲层和第三缓冲层相比，第二缓冲层具有更宽的杂质分布，由于第二缓冲层具有较多的缺陷，因此其少数载流子寿命较低。第二缓冲层的宽度由第一缓冲层和第三缓冲层的注入峰值深度决定。第二缓冲层的杂质的峰值深度为5μm,第二缓冲层的掺杂浓度为1e12/cm3，辐照的离子为电子；
步骤109：高温退火，退火的温度为300℃。
实施例7：
一种IGBT结构的制作方法，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将N-型衬底的背面减薄；
步骤103：在N-型衬底的上面通过质子辐照形成第一缓冲层，第一缓冲层的杂质的峰值深度为20μm，第一缓冲层的掺杂浓度为5e16/cm3；
步骤104：在靠近P+集电极通过离子注入法形成第三缓冲层，第三缓冲层的杂质的峰值深度为1.2μm，离子注入法注入的剂量为1e12/cm2,第三缓冲层的掺杂浓度为1e17/cm3，参见图4，离子注入法的离子为Sb；
步骤105：对第一缓冲层和第三缓冲层进行高温退火，退火的温度为500℃；
步骤106：在N-型衬底的底部依次通过离子注入和退火形成P+集电极，其中，所述离子注入法的离子为BF2；
步骤107：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将背金系统AL-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，其中，与第一缓冲层和第三缓冲层相比，第二缓冲层具有更宽的杂质分布，由于第二缓冲层具有较多的缺陷，因此其少数载流子寿命较低。第二缓冲层的宽度由第一缓冲层和第三缓冲层的注入峰值深度决定。第二缓冲层的杂质的峰值深度为10μm,第二缓冲层的掺杂浓度为e12/cm3，辐照的离子为阿尔法粒子；
步骤109：高温退火，退火的温度为300℃。
实施例8：
一种IGBT结构的制作方法，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将N-型衬底的背面减薄；
步骤203：在N-型衬底的背面通过沉淀形成第一薄膜层，第一薄膜层、为多晶形态，第一薄膜层的材料为硅；
步骤204：在第一薄膜层上通过离子注入方法形成第一缓冲层，第一缓冲层的掺杂浓度为1e15/cm3，参见图5，然后，高温退火，其中，退火的温度为350℃，第一薄膜层厚度为0.1μm；
步骤205：在第一缓冲层上通过沉淀形成第二薄膜层，其厚度为1μm，第二薄膜层为第二缓冲层，第二薄膜层为非晶形态，第二薄膜层的材料为锗，第二缓冲层的杂质的峰值深度为1μm，由于在多晶或者非晶薄膜中具有较多的载流子复合中心，因此少数载流子的寿命较单晶硅衬底材料更低。和形成在单晶衬底上的第二缓冲层相比，形成在多晶或者非晶薄膜上的第二缓冲层具有更低的载流子寿命，因此具有更大的复合速率；
步骤206：在第二缓冲层上通过沉淀形成第三薄膜层，第三薄膜层为多晶，其厚度为1μm，第三薄膜层的材料为锗硅合金；
步骤207：在第三薄膜层上通过原位掺杂的方法形成第三缓冲层，第三缓冲层的掺杂浓度为5e15/cm3，参见图5，然后，高温退火，其中，退火的温度为400℃；
步骤208：在N-型衬底的底部通过离子注入法形成P+集电极，所述离子注入法的离子为B；
步骤209：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag。
实施例9：
一种IGBT结构的制作方法，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将N-型衬底的背面减薄；
步骤203：在N-型衬底的背面通过沉淀形成第一薄膜层，第一薄膜层为非晶形态，第一薄膜层的材料为锗；
步骤204：在第一薄膜层上通过质子辐照的方法形成第一缓冲层，第一缓冲层的掺杂浓度为5e16/cm3，然后，高温退火，其中，退火的温度为400℃，第一薄膜层厚度为2μm；
步骤205：在第一缓冲层上通过沉淀形成第二薄膜层，其厚度为20μm，第二薄膜层为第二缓冲层，第二薄膜层为多晶形态，第二薄膜层锗硅合金，第二缓冲层的杂质的峰值深度为20μm，由于在多晶或者非晶薄膜中具有较多的载流子复合中心，因此少数载流子的寿命较单晶硅衬底材料更低。和形成在单晶衬底上的第二缓冲层相比，形成在多晶或者非晶薄膜上的第二缓冲层具有更低的载流子寿命，因此具有更大的复合速率；
步骤206：在第二缓冲层上通过沉淀形成第三薄膜层，第三薄膜层为非晶形态，其厚度为2.5μm，第三薄膜层的材料为硅；
步骤207：在第三薄膜层上通过离子注入方法形成第三缓冲层，第三缓冲层的掺杂浓度为1e17/cm3，然后，高温退火，其中，退火的温度为350℃；
步骤208：在N-型衬底的底部通过离子注入法形成P+集电极，离子注入法的离子为BF2；
步骤209：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag。
实施例10：
一种IGBT结构的制作方法，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将N-型衬底的背面减薄；
步骤203：在N-型衬底的背面通过沉淀形成第一薄膜层，第一薄膜层为多晶，第一薄膜层的材料为锗硅合金；
步骤204：在第一薄膜层上通过原位掺杂的方法形成第一缓冲层，第一缓冲层的掺杂浓度为5e16/cm3，然后，高温退火，其中，退火的温度为400℃，第一薄膜层厚度为0.1μm；；
步骤205：在第一缓冲层上通过沉淀形成第二薄膜层，其厚度为1μm，第二薄膜层为第二缓冲层，第二薄膜层为非晶形态，第二薄膜层为锗硅合金，第二缓冲层的杂质的峰值深度为5μmm，由于在多晶或者非晶薄膜中具有较多的载流子复合中心，因此少数载流子的寿命较单晶硅衬底材料更低。和形成在单晶衬底上的第二缓冲层相比，形成在多晶或者非晶薄膜上的第二缓冲层具有更低的载流子寿命，因此具有更大的复合速率；
步骤206：在第二缓冲层上通过沉淀形成第三薄膜层，第三薄膜层为非晶形态，其厚度为1μm，第三薄膜层的材料为硅；
步骤207：在第三薄膜层上通过离子注入方法形成第三缓冲层，第三缓冲层的掺杂浓度为1e17/cm3，然后，高温退火，其中，退火的温度为400℃；
步骤208：在N-型衬底的底部通过离子注入法形成P+集电极，离子注入法的离子为B；
步骤209：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag。
实施例11：
一种IGBT结构的制作方法，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将N-型衬底的背面减薄；
步骤203：在N-型衬底的背面通过沉淀形成第一薄膜层，第一薄膜层为非晶形态，第一薄膜层的材料为硅；
步骤204：在第一薄膜层上通过离子注入方法形成第一缓冲层，第一缓冲层的掺杂浓度为1e15/cm3，然后，高温退火，其中，退火的温度为500℃，第一薄膜层厚度为1μm；
步骤205：在第一缓冲层上通过沉淀形成第二薄膜层，其厚度为20μm，第二薄膜层为第二缓冲层，第二缓冲层的杂质的峰值深度为10μm，由于在多晶或者非晶薄膜中具有较多的载流子复合中心，因此少数载流子的寿命较单晶硅衬底材料更低。和形成在单晶衬底上的第二缓冲层相比，形成在多晶或者非晶薄膜上的第二缓冲层具有更低的载流子寿命，因此具有更大的复合速率；
步骤206：在第二缓冲层上通过沉淀形成第三薄膜层，第三薄膜层为多晶形态，其厚度为1μm，第三薄膜层的材料为锗；
步骤207：在第三薄膜层上通过原位掺杂的方法形成第三缓冲层，第三缓冲层的掺杂浓度为5e15/cm3，然后，高温退火，其中，退火的温度为500℃；
步骤208：在N-型衬底的底部通过离子注入法形成P+集电极，所述离子注入法的离子为BF2；
步骤209：在N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag。
本发明实施例的优点：
1）采用离子注入，具有精确的杂质浓度控制；
2）采用多次离子注入和辐照，可以获得更理想的N-缓冲层区域掺杂浓度分布；
3）采用第一缓冲层可以阻断电场，因此可以降低N-基底区域的厚度和正向导通压降；
4）背面集电极的注入效率受P+集电极和第三缓冲层的掺杂浓度的限制，通过优化第三缓冲层浓度可以优化IGBT的阻断电压，正向导通压降和跨导等相关参数；
5）第二缓冲层区域具有更低的载流子寿命，因此在关断过程中IGBT具有更快的关断速度。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (4)
1.一种IGBT结构，其特征在于，从背面到正面依次包括，P+集电极，N+缓冲层、N-基底、P+基区、N+发射区、栅极氧化层、栅极和发射极；其中，所述P+集电极位于所述IGBT器件的底部，所述N+缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，所述P+型集电极到所述N-基底之间依次有所述第三缓冲层、所述第二缓冲层和所述第一缓冲层，所述第一缓冲层的厚度为0.1μm-2μm，所述第一缓冲层的掺杂浓度为1e15/cm3–5e16/cm3，所述第二缓冲层的厚度为1μm-20μm，所述第二缓冲层的掺杂浓度为1e12/cm3–1e15/cm3，所述第三缓冲层的厚度为0.5μm-2μm，所述第三缓冲层的掺杂浓度为5e15/cm3–1e17/cm3；将背金系统Al-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层。
2.一种IGBT结构的制作方法，其特征在于，包括如下步骤：
步骤101：选择N-型衬底，依次形成正面P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤102：将所述N-型衬底的背面减薄；
步骤103：在所述N-型衬底的背面通过离子注入法或通过质子辐照的方法形成第一缓冲层，其中，通过离子注入法形成的所述第一缓冲层的杂质的峰值深度为2μm-20μm，所述离子注入法注入的剂量为1e12/cm2–1e16/cm2；
步骤104：在所述N-型衬底的背面通过离子注入法形成第三缓冲层，所述第三缓冲层的杂质的峰值深度为0.1μm-2μm，所述离子注入法注入的剂量为1e12/cm2–1e16/cm2；
步骤105：对所述第一缓冲层和所述第三缓冲层进行高温退火；
步骤106：在所述N-型衬底的底部依次通过离子注入和退火形成P+集电极；
步骤107：在所述N-型衬底的底部，采用淀积方法，生长背金系统AL-Ti-Ni-Ag；
步骤108：将所述背金系统Al-Ti-Ni-Ag作为散射层，通过辐照方法形成第二缓冲层，所述第二缓冲层的杂质的峰值深度为1μm-20μm；
步骤109：高温退火；
所述第一缓冲层的杂质的峰值深度6μm-12μm，所述第三缓冲层的杂质的峰值深度为0.4μm-1.2μm，所述第二缓冲层的杂质的峰值深度为5μm-10μm；
所述第一缓冲层的杂质的峰值深度大于所述第二缓冲层的杂质的峰值深度，所述第二缓冲层的杂质的峰值深度大于第三缓冲层的杂质的峰值深度；
所述退火的温度为350℃–550℃；
所述辐照的离子为质子、中子、电子或者阿尔法粒子中的任意一种。
3.如权利要求2所述的IGBT结构的制作方法，其特征在于：所述退火的温度为400℃–500℃。
4.一种IGBT结构的制作方法，其特征在于，包括如下步骤：
步骤201：选择N-型衬底，依次形成正面的P+基区、N+发射区、栅极氧化层、栅极和发射极；
步骤202：将所述N-型衬底的背面减薄；
步骤203：在所述N-型衬底的背面通过沉淀形成第一薄膜层；
步骤204：在所述第一薄膜层上掺杂形成第一缓冲层，然后，高温退火；
步骤205：在所述第一缓冲层上通过沉淀形成第二薄膜层，所述第二薄膜层为第二缓冲层；
步骤206：在所述第二缓冲层上通过沉淀形成第三薄膜层；
步骤207：在所述第三薄膜层上掺杂形成第三缓冲层，然后，高温退火；
步骤208：在所述N-型衬底的底部通过离子注入法形成P+集电极；
步骤209：在所述N-型衬底的底部，采用淀积方法，生长背金系统Al-Ti-Ni-Ag；
所述第一薄膜层、所述第二薄膜层或所述第三薄膜层为多晶或非晶形态，所述第一薄膜层、所述第二薄膜层或所述第三薄膜层的材料为硅、锗或锗硅合金中的任意一种；
所述掺杂的方法为离子注入方法、质子辐照的方法或者原位掺杂的方法中的任意一种；
所述离子注入法的离子为P、As或者Sb的任意一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310087246.2A CN103839994B (zh) | 2012-11-23 | 2013-03-18 | 一种igbt结构及其制作方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210485654 | 2012-11-23 | ||
| CN2012104856549 | 2012-11-23 | ||
| CN201210485654.9 | 2012-11-23 | ||
| CN201310087246.2A CN103839994B (zh) | 2012-11-23 | 2013-03-18 | 一种igbt结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103839994A CN103839994A (zh) | 2014-06-04 |
| CN103839994B true CN103839994B (zh) | 2019-03-22 |
Family
ID=50803314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310087246.2A Active CN103839994B (zh) | 2012-11-23 | 2013-03-18 | 一种igbt结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103839994B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105206516B (zh) * | 2015-08-21 | 2018-01-12 | 中国东方电气集团有限公司 | 一种在半导体器件中形成场截止层的方法 |
| JP6964566B2 (ja) * | 2018-08-17 | 2021-11-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN109659235B (zh) * | 2018-12-14 | 2021-12-03 | 武汉华星光电半导体显示技术有限公司 | Tft的制备方法、tft、阵列基板及显示装置 |
| CN112582469A (zh) * | 2019-09-29 | 2021-03-30 | 比亚迪半导体股份有限公司 | 衬底、半导体器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101066A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 電力用半導体素子 |
| CN101405847A (zh) * | 2006-01-20 | 2009-04-08 | 英飞凌科技奥地利股份公司 | 处理含氧半导体晶片的方法及半导体元件 |
| CN101884106A (zh) * | 2007-10-03 | 2010-11-10 | Abb技术有限公司 | 半导体模块 |
-
2013
- 2013-03-18 CN CN201310087246.2A patent/CN103839994B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101066A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 電力用半導体素子 |
| CN101405847A (zh) * | 2006-01-20 | 2009-04-08 | 英飞凌科技奥地利股份公司 | 处理含氧半导体晶片的方法及半导体元件 |
| CN101884106A (zh) * | 2007-10-03 | 2010-11-10 | Abb技术有限公司 | 半导体模块 |
Non-Patent Citations (1)
| Title |
|---|
| 高压IGBT制造技术的最新动向;张昌利，陈治明;《半导体情报》;19971031;第34卷(第5期);第46-50页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103839994A (zh) | 2014-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102569067B (zh) | 一种平面高压超快软恢复二极管的制造方法 | |
| CN105552115B (zh) | 半导体器件以及用于制造半导体器件的方法 | |
| CN103839994B (zh) | 一种igbt结构及其制作方法 | |
| CN101599309A (zh) | SiC肖特基结式Alpha放射性同位素电池及其制作方法 | |
| CN103715308A (zh) | 一种多晶硅太阳能电池低温变温扩散工艺 | |
| CN101436541B (zh) | 硅材料内透明集电区绝缘栅双极晶体管的制造方法 | |
| CN108122971A (zh) | 一种rc-igbt器件及其制备方法 | |
| CN107305909A (zh) | 一种逆导型igbt背面结构及其制备方法 | |
| CN110896098B (zh) | 一种基于碳化硅基的反向开关晶体管及其制备方法 | |
| CN103151251B (zh) | 沟槽型绝缘栅双极型晶体管及其制备方法 | |
| CN110610858B (zh) | 一种门极换流晶闸管及其制造方法 | |
| CN110534559A (zh) | 一种碳化硅半导体器件终端及其制造方法 | |
| CN110429077A (zh) | 一种适用于功率半导体器件的抗单粒子烧毁结构 | |
| CN103915489B (zh) | 绝缘栅双极型晶体管 | |
| CN107658213A (zh) | 一种碳化硅功率器件终端及其制作方法 | |
| CN105448375B (zh) | 采用α放射源的碳化硅PIN型同位素电池及其制造方法 | |
| CN115458583B (zh) | 一种快恢复二极管的金铂双掺杂方法 | |
| CN205595336U (zh) | 一种逆导型igbt背面结构 | |
| CN103855204B (zh) | 逆导型igbt的集电极结构及其制备方法 | |
| CN105489636B (zh) | 一种半导体功率器件的背面结构 | |
| CN103219236A (zh) | 集电区碳注入内透明集电极igbt制造技术 | |
| CN103794645B (zh) | Igbt器件及其制作方法 | |
| CN205140531U (zh) | 一种高输出功率的横向埋层结构微型核电池 | |
| CN103855203B (zh) | 一种逆导型绝缘栅双极晶体管结构及其制备方法 | |
| CN105448374B (zh) | 采用α放射源的碳化硅PIN埋层结构同位素电池及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |