CN103823423A - 实时取样装置及其方法 - Google Patents

实时取样装置及其方法 Download PDF

Info

Publication number
CN103823423A
CN103823423A CN201210580775.1A CN201210580775A CN103823423A CN 103823423 A CN103823423 A CN 103823423A CN 201210580775 A CN201210580775 A CN 201210580775A CN 103823423 A CN103823423 A CN 103823423A
Authority
CN
China
Prior art keywords
buffer
deal
data
real time
calculated value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210580775.1A
Other languages
English (en)
Other versions
CN103823423B (zh
Inventor
陈英敏
陈文泉
黄静宜
杨宜学
李峰吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of CN103823423A publication Critical patent/CN103823423A/zh
Application granted granted Critical
Publication of CN103823423B publication Critical patent/CN103823423B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种实时取样装置及其方法，该实时取样装置，耦接于处理单元，包括第一缓存器、第二缓存器、第三缓存器、触发输出器及输出中断讯号的定时器。第一缓存器自外部接收输入讯号并执行处理以产生处理数据，第二缓存器于接收到该中断讯号时实时自第一缓存器提取该处理数据，且处理单元于接收到该中断讯号时自第二缓存器提取该处理数据并执行计算以产生处理数据计算值，再将该处理数据计算值暂存至第三缓存器，触发输出器于接收到该中断讯号时实时将第三缓存器中的处理数据计算值输出。本揭露的实时取样装置可应用于数字控制系统以对受控体实时取样。

Description

实时取样装置及其方法
技术领域
本揭露涉及一种实时取样装置及其方法，尤指一种应用于数字服务控制系统的实时取样装置及其方法。
背景技术
近年来嵌入式系统蓬勃发展，许多控制系统皆采用嵌入式系统架构，借助其强大运算能力来实现数字控制于高阶服务系统。
一般而言，复杂的高阶算法大多可通过软件来实现，而对真实系统进行数字化时，系统取样时间精确度为数字控制正确性的关键因素，使用者可选择适合的软硬件来建构嵌入式控制系统(如:快速中断的处理器减少硬件延迟、强实时操作系统减少软件延迟…)，以期系统可精确的周期取样回授值，并于周期结束前完成控制算法运算并送出结果。故实现数字服务控制前，会先依系统频宽来进行系统实时性评估，以确保系统符合数字控制需求。
于通过软件实现高阶算法数字控制系统时，除了注意系统运算能力是否足够外，还需确认系统实时性，确保系统可满足数字化的固定周期取样条件。在这些条件限制下，一般的嵌入式服务器控制系统大多应用于低频宽且计算较简单的控制，对于高频宽且计算较复杂的控制，往往会因系统实时性能不足，而使控制结果不如预期。
发明内容
本揭露的主要目的在于提供一种实时取样装置及其方法，可应用于数字控制系统以对受控体实时取样。
本揭露的实时取样装置，其耦接于一处理单元，该实时取样装置包括：定时器，用以输出一中断讯号；第一缓存器，其自外部接收第一输入讯号，以由该第一缓存器对该第一输入讯号执行处理以产生第一处理数据；第二缓存器，其耦接于该第一缓存器及该定时器，以于接收到该定时器所发出的该中断讯号时，自该第一缓存器提取该第一处理数据，且该处理单元于接收到该定时器所发出的该中断讯号时，自该第二缓存器提取该第一处理数据并执行计算以产生第一处理数据计算值；第三缓存器，其耦接于该处理单元，以接收并暂存该处理单元所产生的第一处理数据计算值；以及触发输出器，其耦接于该第三缓存器及该定时器，以于接收到该定时器所发出的该中断讯号时，将该第三缓存器中的第一处理数据计算值输出。
本揭露又提供一种实时取样方法，其包括以下步骤：1)令第一缓存器接收第一输入讯号，以由该第一缓存器对该第一输入讯号执行处理以产生第一处理数据；2)令第二缓存器于接收到一中断讯号时，自该第一缓存器提取该第一处理数据，且令处理单元于接收到该中断讯号时，自该第二缓存器提取该第一处理数据并执行计算以产生第一处理数据计算值，再将该第一处理数据计算值传输至第三缓存器；3)令该第三缓存器暂存该处理单元所产生的第一处理数据计算值，以将该第一处理数据计算值传输至触发输出器；以及4)令该触发输出器于接收到该定时器所发出的该中断讯号时，输出该第三缓存器中的第一处理数据计算值。
本揭露的实时取样装置及方法利用第二缓存器于接收到该中断讯号时实时自第一缓存器中提取处理数据，以供处理单元于接收到中断讯号时可至第二缓存器提取该处理数据，触发输出器于接收到中断讯号时将第三缓存器所存储的由处理单元所产生的处理数据计算值输出，故可避免定时器发出中断讯号与处理单元提取处理数据之间存在延迟时间。
附图说明
图1A为本揭露的实时取样装置的基本构件示意图；
图1B为本揭露的实时取样装置的变化例的构件示意图；
图2为本揭露的实时取样方法的流程图；
图3A为本揭露的实时取样装置的第一实施例的示意图；
图3B为本揭露的实时取样装置的第二实施例的示意图；
图3C为本揭露的实时取样装置的第三实施例的示意图；以及
图4为运用本揭露的实时取样装置及其方法的功效说明图。
主要组件符号说明
10            定时器
101           数据缓存器
102        控制缓存器
103        定时器逻辑单元
11         第一缓存器
12         第二缓存器
13         第三缓存器
14         第四缓存器
15         第五缓存器
16         触发输出器
17         输入接口
17'        第一输入接口
18         第二输入接口
19         输出接口
20         处理单元
30         译码器
301        计数缓存器
302        闩锁缓存器
303        译码器逻辑单元
40         D/A转换器
401        触发输出器
402        D/A数据缓存器
403        D/A逻辑单元
50         A/D转换器
501        A/D数据缓存器
502        闩锁缓存器
503        A/D控制缓存器
504        A/D逻辑单元
60         总线控制器
S201至S206 步骤。
具体实施方式
以下借由特定的实施例说明本揭露的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本揭露的其它特点与功效。本揭露也可借由其它不同的具体实施例加以施行或应用。
请参阅图1A，本揭露的实时取样装置主要包括以总线相互耦接的定时器10、第一缓存器11、第二缓存器12、第三缓存器13和第四缓存器14，以及触发输出器16、输入接口17和输出接口19。本揭露的实时取样装置耦接于一处理单元20。
定时器10可输出一中断讯号。第一缓存器11可通过输入接口17自外部接收一输入讯号，并对该输入讯号执行处理以产生处理数据，并存储该处理数据。
第二缓存器12可于接收到定时器10所发出的该中断讯号时，自第一缓存器11提取该处理数据，且处理单元20于接收到定时器10所发出的该中断讯号时，自第二缓存器12提取该处理数据，以对该处理数据执行计算以产生处理数据计算值，即将该处理数据计算值传输至第三缓存器13。
第三缓存器13可接收并暂存处理单元20所产生的第一处理数据计算值。
触发输出器16可接收到定时器10所发出的该中断讯号时，通过输出接口19输出该处理数据计算值。
以往处理单元20于接收到定时器10发出的中断讯号而至第一缓存器11提取该处理数据的时间点，和该中断讯号发出的时间点之间会有延迟，导致处理单元20对该处理数据执行演算后存储至第三缓存器时又会有延迟。因此，本揭露的第二缓存器12可于接收到定时器10发出的中断讯号时，实时自第一缓存器11提取该处理数据，以供处理单元20于接收到定时器10发出的中断讯号时从第二缓存器12提取该处理数据以执行计算，而触发输出器16可于接收到定时器10发出的中断讯号时，实时将第三缓存器中的经处理单元20计算的处理数据计算值予以输出，故可达到实时取样的功效。
请参阅图1B，本揭露的实时取样装置还可包括以总线相互耦接的第四缓存器14和第五缓存器15以及第二输入接口18，且图1A所示的与第一缓存器11连接的输入接口17于图1B为第一输入接口17'。
第四缓存器14可通过第二输入接口18接收第二输入讯号，且对该第二输入讯号执行处理以产生第二处理数据并存储。
第五缓存器15可于接收到定时器10所发出的该中断讯号时，自第四缓存器14提取该第二处理数据，且处理单元20于接收到定时器10所发出的该中断讯号时，自第五缓存器15提取该第二处理数据，并执行计算以产生第二处理数据计算值，再传输至第三缓存器13。
则第三缓存器13接收并暂存处理单元20所产生的第二处理数据计算值，而触发输出器16于接收到定时器10所发出的该中断讯号时，通过输出接口19输出该第二处理数据计算值。
因此，于图1B所示的本揭露实时取样装置的变化例中，处理单元20于接收到定时器10的中断讯号时，同时自第二缓存器12提取第一处理数据和自第四缓存器14提取第二处理数据并执行计算，处理单元20再将第一和第二处理数据计算值传输至第三缓存器13中暂存，而第三缓存器13于接收到定时器10的中断讯号时，将其所暂存的第一和第二处理数据计算值通过输出接口19输出。
请参阅图2，表示本揭露的实时取样方法的流程图。于步骤S201中，令第一缓存器接收第一输入讯号，且对该第一输入讯号执行处理以产生第一处理数据，并存储该第一处理数据。一般而言，于步骤S201之前可预先设定中断讯号的周期。另外，于执行步骤S201的同时可执行步骤S205，于步骤S205中，令第四缓存器接收第二输入讯号，且对该第二输入讯号执行处理以产生第二处理数据，并存储该第二处理数据。
于步骤S202中，令第二缓存器于接收到一中断讯号时，自该第一缓存器提取该第一处理数据，且令处理单元于接收到该中断讯号时，自该第二缓存器提取该第一处理数据，并执行计算以产生第一处理数据计算值，再将该第一处理数据计算值传输至第三缓存器。另外，于步骤S202的同时可执行步骤S206，于步骤S206中，令第五缓存器于接收到该中断讯号时，自该第四缓存器提取该第二处理数据，且令处理单元于接收到该中断讯号时，自该第五缓存器提取该第二处理数据，并执行计算以产生第二处理数据计算值，再将该第二处理数据计算值传输至第三缓存器。
于步骤S203中，令该第三缓存器暂存该处理单元所产生的第一处理数据计算值(及第二处理数据计算值)，并将该第一处理数据计算值(及第二处理数据计算值)传输至触发输出器。
于步骤S204中，令该触发输出器于接收到该中断讯号时，将第三缓存器中的第一处理数据计算值(及第二处理数据计算值)输出。
借由本揭露图1A、图1B及图2所示及其说明，可知本揭露的实时取样装置及其方法，能避免以往中断讯号发出时与取样时之间的延迟，以达到实时取样的功效。
以下以图3A、图3B和图3C分别说明本揭露的第一、第二和第三具体实施例。
第一具体实施例
如图3A所示，本揭露的实时取样装置耦接于处理单元20，实时取样装置包括以总线相互耦接的定时器10、译码器30、D/A转换器40及总线控制器60，处理单元20可借由总线控制器60通过总线控制定时器10、译码器30和D/A转换器40。需说明的是，图1A中所示的第一缓存器11、输入接口17、第二缓存器12、第三缓存器13、触发输出器16、输出接口19的具体实施分别为图3A所示的计数缓存器301、译码器逻辑单元303、闩锁缓存器302、D/A数据缓存器402、触发输出器401、D/A逻辑单元403。
定时器10可包括数据缓存器101、控制缓存器102和定时器逻辑单元103，用以发出一中断讯号至处理单元20、译码器30的闩锁缓存器302、及D/A转换器40的触发输出器401。
译码器30可包括计数缓存器301、闩锁缓存器302和译码器逻辑单元303，译码器逻辑单元303可接收一编码器输入讯号，计数缓存器301对该编码器输入讯号执行计数并暂存计数值，闩锁缓存器302于接收到该中断讯号时，实时自计数缓存器301提取该计数值。接着，处理单元20借由总线控制器60通过总线自闩锁缓存器302提取该计数值，对该计数值执行计算以计算出电压值并存储至D/A转换器40的D/A数据缓存器402。
D/A转换器40包括触发输出器401、D/A数据缓存器402和D/A逻辑单元403，触发输出器401于接收到该中断讯号时，实时自D/A数据缓存器402提取该电压值，并通过D/A逻辑单元输出该电压值，所输出的该电压值为模拟式的输出讯号。
第二具体实施例
如图3B所示，本揭露的实时取样装置耦接于处理单元20，实时取样装置包括以总线相互耦接的定时器10、D/A转换器40、A/D转换器50及总线控制器60，处理单元20可借由总线控制器60通过总线控制定时器10、D/A转换器40和A/D转换器50。需说明的是，于图1A中所示的第一缓存器11、输入接口17、第二缓存器12、第三缓存器13、触发输出器16、输出接口19的具体实施分别为图3B所示的A/D数据缓存器501、A/D逻辑单元504、闩锁缓存器502、D/A数据缓存器402、触发输出器401、D/A逻辑单元403。
定时器10可用以发出一中断讯号至处理单元20、A/D转换器50的闩锁缓存器502、及D/A转换器40的触发输出器401。
A/D转换器50可包括A/D数据缓存器501、闩锁缓存器502、A/D控制缓存器503和A/D逻辑单元504，A/D逻辑单元503可接收一模拟式输入讯号，A/D数据缓存器501对该模拟式输入讯号执行转换并暂存转换值，闩锁缓存器502于接收到该中断讯号时，实时自A/D数据缓存器501提取该转换值。接着，处理单元20借由总线控制器60通过总线自闩锁缓存器502提取该转换值，对该转换值执行计算以计算出电压值并存储至D/A转换器40的D/A数据缓存器402。
于D/A转换器40中，触发输出器401于接收到该中断讯号时，实时自D/A数据缓存器402提取该电压值，并通过D/A逻辑单元输出该电压值，所输出的该电压值为模拟式的输出讯号。
第三具体实施例
如图3C所示，本揭露的实时取样装置耦接于处理单元20，实时取样装置包括以总线相互耦接的定时器10、译码器30、D/A转换器40、A/D转换器50及总线控制器60，处理单元20可借由总线控制器60通过总线控制定时器10、译码器30、D/A转换器40及A/D转换器50。需说明的是，于图1A和图1B中所示的第一缓存器11、第一输入接口17'、第二缓存器12、第三缓存器13、触发输出器16、输出接口19、第四缓存器14、第二输入接口18、第五缓存器15的具体实施分别为图3C所示的计数缓存器301、译码器逻辑单元303、闩锁缓存器302、D/A数据缓存器402、触发输出器401、D/A逻辑单元403、A/D数据缓存器501、A/D逻辑单元504、闩锁缓存器502。
于图3C中，处理单元20分别自闩锁缓存器302和502中提取计数值和转换值，并计算成为电压值存储在D/A数据缓存器402，则当触发输出器401接收到定时器10所发出的中断讯号时，实时将D/A数据缓存器402中所存储的电压值通过D/A逻辑单元403输出。
请参阅图4，说明本揭露的实时取样装置及其方法的功效，于图4中，纵轴向上箭头表示定时器输出中断讯号，中断讯号的周期为Ts，虚线方块A和B分别为现有利用软件方法提取第一缓存器中的处理数据和输出第三缓存器中的处理数据计算值的动作，实线方块A'和B'分别为本揭露利用第二缓存器提取第一缓存器中的处理数据和利用触发输出器输出第三缓存器中的处理数据数据值的动作。由图4可知，现有技术的提取处理数据和输出处理数据计算值的时间点与中断讯号的时间点之间有延迟时间T0和T1，且提取动作和输出动作间隔了t0和t1。反观本揭露，提取处理数据和输出处理数据计算值的时间点与中断讯号的时间点之间没有延迟，且提取动作和输出的动作间没有时间间隔。
因此，本揭露的实时取样装置及其方法可应用于数字服务控制系统，对于受控体可达到实时取样的功效。
上述实施例仅例示性说明本揭露的原理及其功效，而非用于限制本揭露。本领域技术人员均可在不违背本揭露的精神及范畴下，对上述实施例进行修饰与改变。因此，本揭露的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种实时取样装置，其耦接于一处理单元，该实时取样装置包括：
定时器，用以输出一中断讯号；
第一缓存器，其自外部接收第一输入讯号，以对该第一输入讯号执行处理以产生第一处理数据；
第二缓存器，其耦接于该第一缓存器及该定时器，以于接收到该定时器所发出的该中断讯号时，自该第一缓存器提取该第一处理数据，且该处理单元于接收到该定时器所发出的中断讯号时，自该第二缓存器提取该第一处理数据并执行计算以产生第一处理数据计算值；
第三缓存器，其耦接于该处理单元，以接收并暂存该处理单元所产生的第一处理数据计算值；以及
触发输出器，其耦接于该第三缓存器及该定时器，以于接收到该定时器所发出的该中断讯号时，输出该第三缓存器中的第一处理数据计算值。
2.根据权利要求1所述的实时取样装置，其特征在于，该第一输入讯号为编码输入讯号。
3.根据权利要求2所述的实时取样装置，其特征在于，该第一缓存器为计数缓存器，该第二缓存器为闩锁缓存器，且该实时取样装置还包括具有该计数缓存器和该闩锁缓存器的译码器。
4.根据权利要求1所述的实时取样装置，其特征在于，该第一输入讯号为模拟式输出讯号。
5.根据权利要求4所述的实时取样装置，其特征在于，该第一缓存器为数据缓存器，该第二缓存器为闩锁缓存器，且该实时取样装置还包括具有该数据缓存器和该闩锁缓存器的模拟数字转换器。
6.根据权利要求1所述的实时取样装置，其特征在于，该第三缓存器为数据缓存器，该第一输出讯号为模拟式输出讯号，且该实时取样装置还包括具有该数据缓存器与该触发输出器的数字模拟转换器。
7.根据权利要求1所述的实时取样装置，其特征在于，该装置还包括：
第四缓存器，其自外部接收第二输入讯号，以对该第二输入讯号执行处理以产生第二处理数据；及
第五缓存器，其耦接于该第四缓存器及该定时器，以于接收到该定时器所发出的中断讯号时，自该第四缓存器提取该第二处理数据，且该处理单元于接收到该定时器所发出的中断讯号时，自该第五缓存器提取第二处理数据并执行计算以产生第二处理数据计算值；
其中，该第三缓存器接收并暂存该处理单元所产生第二处理数据数据计算值，该触发输出器于接收到该定时器所发出的中断讯号时，将该第五缓存器中的第二处理数据计算值输出。
8.根据权利要求1所述的实时取样装置，其特征在于，该装置还包括总线控制器，其与该处理单元、定时器、第一缓存器、第二缓存器及第三缓存器相互耦接，该处理单元借由该总线控制器输出总线讯号以驱动该处理单元、定时器、第一缓存器、第二缓存器及第三缓存器。
9.一种实时取样方法，其包括以下步骤：
1)令第一缓存器接收第一输入讯号，以对该第一输入讯号执行处理以产生第一处理数据；
2)令第二缓存器于接收到一中断讯号时，自该第一缓存器提取该第一处理数据，且令处理单元于接收到该中断讯号时，自该第二缓存器提取该第一处理数据并执行计算，以产生第一处理数据计算值，再将该第一处理数据计算值传输至第三缓存器；
3)令该第三缓存器暂存该处理单元所产生的第一处理数据计算值，以将该第一处理数据计算值传输至触发输出器；以及
4)令该触发输出器于接收到该定时器所发出的该中断讯号时，将该第三缓存器中的第一处理数据计算值输出。
10.根据权利要求9所述的实时取样方法，其特征在于，步骤1)还包括令第四缓存器接收第二输入讯号，以由该第四缓存器对该第二输入讯号执行处理以产生第二处理数据；步骤2)还包括令第五缓存器于接收到该定时器所发出的该中断讯号时，自该第四缓存器提取该第二处理数据，以于处理单元接收到该中断讯号时，自该第五缓存器提取该第二处理数据，以执行计算以产生第二处理数据计算值，再将该第二处理数据计算值传输至该第三缓存器；步骤3)还包括令该第三缓存器暂存该处理单元所产生的第二处理数据计算值，以将该第二处理数据计算值传输至该触发输出器；以及步骤4)还包括令该触发输出器于接收到该定时器所发出的该中断讯号时，输出该第三缓存器中的第二处理数据计算值。
CN201210580775.1A 2012-11-16 2012-12-27 实时取样装置及其方法 Active CN103823423B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101142775A TWI489237B (zh) 2012-11-16 2012-11-16 即時取樣裝置及其方法
TW101142775 2012-11-16

Publications (2)

Publication Number Publication Date
CN103823423A true CN103823423A (zh) 2014-05-28
CN103823423B CN103823423B (zh) 2016-06-01

Family

ID=50729053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210580775.1A Active CN103823423B (zh) 2012-11-16 2012-12-27 实时取样装置及其方法

Country Status (3)

Country Link
US (1) US20140143468A1 (zh)
CN (1) CN103823423B (zh)
TW (1) TWI489237B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114609997A (zh) * 2022-03-07 2022-06-10 南京国电南自维美德自动化有限公司 一种过程控制站模拟量输入变化速率保护实现方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064646A (en) * 1997-09-26 2000-05-16 Delco Electronics Corporation Data communication apparatus and method
CN1749985A (zh) * 2005-10-10 2006-03-22 中国人民解放军国防科学技术大学 基于参量模型的周期信号等效采样方法
US20070229326A1 (en) * 2006-03-28 2007-10-04 St Microelectronics S.A. Estimating of the jitter of a clock signal
CN101160724A (zh) * 2005-09-27 2008-04-09 密克罗奇普技术公司 对模拟-数字转换器的多个输入端的可选择性实时取样触发
CN101207384A (zh) * 2006-12-18 2008-06-25 财团法人工业技术研究院 模/数转换系统
CN102113206A (zh) * 2008-07-02 2011-06-29 意法爱立信有限公司 具有时间-数字转换器的电路以及相位测量方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3723974A (en) * 1971-03-08 1973-03-27 K Holtz Data collection apparatus and method
US3827288A (en) * 1972-03-16 1974-08-06 Nasa Digital servo control of random sound test excitation
US3749837A (en) * 1972-05-02 1973-07-31 J Doughty Electronic musical tone modifier for musical instruments
US3855617A (en) * 1972-08-29 1974-12-17 Westinghouse Electric Corp Universal digital data system
US3820112A (en) * 1973-10-01 1974-06-25 A Roth High speed analog-to-digital conversion system
US4138680A (en) * 1975-09-04 1979-02-06 International Telephone And Telegraph Corporation Selective sampling method
JPS5451342A (en) * 1977-09-29 1979-04-23 Nec Corp Channel device for real-time signal processing
DE3173288D1 (en) * 1980-06-20 1986-02-06 Toshiba Kk Sampled signal generation circuit
US4410917A (en) * 1981-09-14 1983-10-18 Accurate Sound Corporation Method of and apparatus for recording information from a master medium onto a slave medium employing digital techniques
US4594576A (en) * 1983-06-24 1986-06-10 Matsushita Electric Industrial Company, Limited Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion
JP2510980B2 (ja) * 1985-10-21 1996-06-26 株式会社安川電機 ネジ切削制御方法
US5259000A (en) * 1987-08-26 1993-11-02 Hitachi, Ltd. Modulator-demodulator apparatus and system
US4991218A (en) * 1988-01-07 1991-02-05 Yield Securities, Inc. Digital signal processor for providing timbral change in arbitrary audio and dynamically controlled stored digital audio signals
US4950999A (en) * 1989-03-06 1990-08-21 Agnello Anthony M Self-contained, real-time spectrum analyzer
US5274579A (en) * 1990-01-02 1993-12-28 Motorola, Inc. Digital tone detector
US5255323A (en) * 1990-04-02 1993-10-19 Pioneer Electronic Corporation Digital signal processing device and audio apparatus using the same
DE69027531D1 (de) * 1990-09-28 1996-07-25 Ibm Datenübertragungseinheit (DCE) mit einer durch ein Verarbeitungsmittel gesteuerten Taktgeberanordnung
KR930004772Y1 (ko) * 1991-05-13 1993-07-23 금성일렉트론 주식회사 아날로그/디지탈 변환기의 테스트장치
US5248970A (en) * 1991-11-08 1993-09-28 Crystal Semiconductor Corp. Offset calibration of a dac using a calibrated adc
JP3538867B2 (ja) * 1993-03-19 2004-06-14 株式会社デンソー 内燃機関用ａ／ｄ変換制御装置
US5648777A (en) * 1993-12-16 1997-07-15 Lucent Technologies Inc. Data converter with FIFO
US6240193B1 (en) * 1998-09-17 2001-05-29 Sonic Innovations, Inc. Two line variable word length serial interface
CA2249927C (en) * 1998-10-09 2006-12-19 Celestica North America Inc. Multifunction processor timer
US20050201454A1 (en) * 2004-03-12 2005-09-15 Intel Corporation System and method for automatically calibrating two-tap and multi-tap equalization for a communications link
US7596174B2 (en) * 2005-09-28 2009-09-29 Intel Corporation Equalizing a transmitter
JP2008020392A (ja) * 2006-07-14 2008-01-31 Keyence Corp 波形収集装置
US7617386B2 (en) * 2007-04-17 2009-11-10 Xmos Limited Scheduling thread upon ready signal set when port transfers data on trigger time activation
CN102362232B (zh) * 2009-03-23 2014-10-29 三菱电机株式会社 A/d变换装置以及可编程控制器系统
US8687682B2 (en) * 2012-01-30 2014-04-01 Lsi Corporation Transmitter adaptation loop using adjustable gain and convergence detection

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064646A (en) * 1997-09-26 2000-05-16 Delco Electronics Corporation Data communication apparatus and method
CN101160724A (zh) * 2005-09-27 2008-04-09 密克罗奇普技术公司 对模拟-数字转换器的多个输入端的可选择性实时取样触发
CN1749985A (zh) * 2005-10-10 2006-03-22 中国人民解放军国防科学技术大学 基于参量模型的周期信号等效采样方法
US20070229326A1 (en) * 2006-03-28 2007-10-04 St Microelectronics S.A. Estimating of the jitter of a clock signal
CN101207384A (zh) * 2006-12-18 2008-06-25 财团法人工业技术研究院 模/数转换系统
CN102113206A (zh) * 2008-07-02 2011-06-29 意法爱立信有限公司 具有时间-数字转换器的电路以及相位测量方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114609997A (zh) * 2022-03-07 2022-06-10 南京国电南自维美德自动化有限公司 一种过程控制站模拟量输入变化速率保护实现方法
CN114609997B (zh) * 2022-03-07 2023-06-27 南京国电南自维美德自动化有限公司 一种过程控制站模拟量输入变化速率保护实现方法

Also Published As

Publication number Publication date
TWI489237B (zh) 2015-06-21
CN103823423B (zh) 2016-06-01
US20140143468A1 (en) 2014-05-22
TW201421179A (zh) 2014-06-01

Similar Documents

Publication Publication Date Title
CN103559045A (zh) 一种硬件实时操作系统
CN105045743B (zh) 一种具备优先级调度的多协议转换方法
CN101478311B (zh) bzip2压缩算法硬件加速实现方法
CN103823423A (zh) 实时取样装置及其方法
CN103197971A (zh) Windows操作系统Pentium Ⅳ架构下高精度低CPU占用率定时器的实现方法
CN103078647A (zh) 一种lz77压缩算法的硬件解码实现系统及方法
CN204256734U (zh) 外围接口扩展装置
WO2022000806A1 (zh) 一种数据采集的方法、系统、装置、终端设备及介质
CN102929714B (zh) 基于uC/OS-II的硬件任务管理器
CN104299170A (zh) 间歇性能源海量数据处理方法
CN101848388A (zh) 基于jpeg2000标准的算术编码码值归一化方法
CN105893308B (zh) 一种基于组合逻辑的串行协议触发ip核及触发数据捕获方法
CN102868404A (zh) 基于余弦算法和格雷编码的模数转换方法
CN100389411C (zh) 在嵌入式实时操作系统中实现逻辑中断优先级的方法
Lee et al. Live demonstration: An FPGA based hardware compression accelerator for Hadoop system
CN106155629A (zh) 随机数高速实时处理器及其实现方法
CN204242048U (zh) 一种应用于毒品稽查的公安集成信息处理设备
Zhu Hardware implementation based on FPGA of semaphore management in μC/OS-II real-time operating system
Teng et al. Hierarchical Design of 11 bit Majority Judgment
CN201600577U (zh) 一种冶金电炉智能控制器
Irrgang et al. An LZ77-style bit-level compression for trace data compaction
Wang et al. Network security situation evaluation method based on attack pattern recognition
Yang et al. The analysis of propagation model for internet worm based on active vaccination
CN202083730U (zh) 一种电力智能仪表
Shao et al. Ab-initio Adaptive Density Embedding for Mesoscale Systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant